JPH0363692A - 表示装置の駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、映像信号等の表示データ信号により表示が行
われる表示装置の駆動回路に関する。

［従来の技術］ 近年、パーソナルコンピュータ、ワードプロセッサ、テ
レビジョン受信機、ビデオ装置等の分野では、ＣＲＴ　
　（陰極線管〉表示装置よりも薄形化、軽量化、小型化
、省電力化等を図ることのできるＬＣＤ　（液晶表示）
装置が広く利用されている。

この枕ｔＣＯ装置のうち任意の画像１１図形、文字等の
情報を表示できるドツトマトリクス型１ｃＤ装置におい
ては、マトリクス配列のＹ電極群を所定のフレーム周期
で線順次走査し、これに同期してＸ電極に表示データ信
号を印加することにより、表示画素への印加電圧がしき
い値電圧より高くなるようにかつ非表示画素への印加電
圧がしきい値電圧より低くなるように駆動されるのであ
る。

［発明が解決しようとする課題］ しかしながら、液晶の応答速度が遅いため、従来のこの
種ＬＣＤ装置においては、表示遅れがどうしても生じて
しまうという不都合があった。即ち、画面上の静止部分
については全く問題ないが、動きのある部分については
映像信号の変化に対して表示が追随できず、その結果、
動きのある部分が尾を引いて流れるように見えたり、薄
くぼやけてしまうという欠点を有していた。

従って本発明の目的は、動きのある部分の表示の応答速
度を選択的に速くすることのできる表示装置の駆動回路
を提供することにある。

［課題を解決するための手段］ 上述の目的を達成する本発明の特徴は、表示装置を駆動
すべく入力された表示データ信号を記憶する記憶回路と
、新たに入力された表示データ信号と記憶回路から読出
された１画面前の表示データ信号との差を出力する第１
の演算回路と、第１の演算回路からの出力に応じた信号
を前記新たに入力された表示データ信号に加算する第２
の演算回路とを備え、第２の演算回路の出力信号によっ
て表示装置を駆動するようにしたことにある。

［作用］ １画面前の表示データ信号との差に応じた信号が新たに
入力された表示データ信号に加算されるので、表示デー
タ信号の変化部分、即ち、画面上の動きのある部分の画
素がより高い電圧あるいはより低い電圧で駆動されるこ
ととなり、この部分の表示の応答速度が見かけ上速くな
る。しかも、静止部分には同等影響を与えることがない
。

［実施例］ 以下図面を用いて本発明の実施例を詳細に説明する。

第２図は本発明の一実施例の全体の構成を概略的に示す
ブロック図である。

この実施例は、ＣＲＴ表示装置用の駆動信号をＬＣＤ装
置用の駆動信号に変換する機能を有したＬＣＤＣＤ装置
用１系動系発明を適用した場合である。

同図において、１０は信号作成回路、１１はフレームメ
モリ書込み回路、１２は信号作成回路１０とフレームメ
モリ書込み回路１１との間に接続された表示データ信号
調整回路、１３はフレームメモリ回路、１４はフレーム
メモリ読出し及び駆動信号作成回路、１５はドツトマト
リクス型の１０Ｏユニツトである。

上記構成のうち、表示データ信号調整回路１２が本発明
の特徴部分であり、これを除く回路は全て公知の構成で
ある（特開昭６２−９２９９５号公報）。

信号作成回路１０は、ＣＲＴ表示装置を駆動するための
水平同期信号Ｈｓｙｎｃ、垂直同期信号ＶＳｙｎＣ、カ
ラー映像信号Ｒ，Ｇ　、　Ｂを受取って、フレームメモ
リ書込み回路１１及び表示データ信号調整回路１２を制
御するための水平タイミング信号Ｈｂｌａｎｋ及び垂直
タイミング信号Ｖｂｌａｎｋ　、クロックＣｋｌ　。

そしてカラー映像信号Ｒ，Ｇ　、　８をシリアルにまと
めてなる表示データ信号Ｄａｔａを作成し出力する０表
示データ信号Ｄａｔａは、本実施例では４ビツトのデジ
タル信号であり、１画素を１６１１１調で表示すること
ができる。

表示データ信号調整回路１２は、後述する如く、表示デ
ータ信号Ｄａｔａの値をその変化に応じて修正する。

フレームメモリ書込み回路１１は、水平タイミング信号
ｔｌｂｌａｎｋ　、垂直タイミング信号Ｖｂｌａｎｋ、
及びクロックＣｋｌから、アドレス信号、ライト信号、
チップセレクト信号等の書込み制御信号とリード／ライ
ト切換信号とを発生し、表示データ信号調整回路１２か
ら印加される表示データ信号Ｄａｔａ°をフレームメモ
リ回路１３の所定位置へ順次書込む、フレームメモリ書
込み回路１１はさらに、クロックＣｋ１より長い周期を
有するＬＣＤ駆動用のクロックＣｋ２を発生し、これを
フレームメモリ読出し及び駆動信号作成回路１４に出力
する。

フレームメモリ読出し及び駆動信号作成回路１４は、ク
ロックＣｋ２から、アドレス信号、リード信号、チップ
セレクト信号等の読出し制御信号を発生し、フレームメ
モリ回路１３から表示データ信号Ｄａｔａ’をリード信
号に同期して順次読出す、さらにこのフレームメモリ読
出し及び駆動信号作成回路１４は、ＬＣＤ用同期信号、
データシフトクロック信号、交流化信号等のＬＣＤのフ
ォーマットに適合したＬＣＤ駆動用の信号を発生し、読
出した表示データ信号Ｄａｔａ’と共にＬＣＤユニット
１５へ出力する。

これにより、　ＬＣＤユニット１５上に画像が表示され
る。

第１図は、第２図に示した表示データ信号調整回路１２
の一例を表すブロック図である。

同図において、１６は１画面分の表示データ信号Ｄａｔ
ａを記憶可能な記憶回路であり、例えば、デュアルポー
トメモリ又はＦＩＦＯフレームメモリ等で構成される。

この記憶回路１６には、第２図の信号作成回路１０から
表示データ信号Ｄａｔａが印加されるように構成されて
いる。またこの記憶回路１６には、書込み及び読出し制
御回路１７が接続されている。

書込み及び読出し制御回路１７は、水平タイミング信号
）Ｉｂｌａｎｋ　、垂直タイミング信号Ｖｂｌａｎｋ、
及びクロックＣｋ１から、アドレス信号、ライト信号、
リード信号、チップセレクト信号等のメモリＩＩＪ御信
号とリード／ライト切換信号とを発生する回路であり、
信号作成回路１０から印加される１画面分の表示データ
信号Ｄａｔａを記憶回路１６の所定位置へ順次書込み、
次いで所定のタイミングで順次読出す、この場合、記憶
回路１６の出力ＤａｔａＦが１画面前の表示データ信号
Ｄａｔａに等しくなるように同期がとられている。

記憶回路１６のこの出力は、第１の演算回路１８の一方
の入力に接続されており、この演算回路１８の他方の入
力には信号作成回路１０から表示データ信号Ｄａｔａが
印加されるように構成されている。

演寡回路１８は、両入力に印加された信号の差を出力す
る減算回路であり、従って新たに入力された表示データ
信号Ｄａｔａと記憶回路１６から出力される１画面前の
表示データ信号ＤａｔａＦとの差に相当する信号Ｓａを
出力する。

この第１の演算回路１８の出力は、重み付は回路１９を
介して第２の演算回路２０の一方の入力に接続されてい
る。この演算回路２０の他方の入力には、遅延回路２１
を介して信号作成回路１０から表示データ信号Ｄａｔａ
が印加されるように構成されている。

重み付は回路１９は、演算回路１８からの出力信号Ｓａ
をある割合で減少させることにより重み付けを行うもの
である。この重み付は回路１９は、例えば、所定比率を
乗算するマルチプレクサで構成可能であるが、この実施
例では一方の入力にビットスイッチを接続してなる減算
回路で構成している。これは、出力信号Ｓａが４ビット
信号のため、構成を簡易化したためである。後述するよ
うに、この重み付は度合により表示データ信号の変化に
対する強調度合が調整されることとなる０重み付は度合
を一定とすることもできるし、可変とすることもできる
。

遅延回路２１は、演算回路１８及び重み付は回路１９で
の信号の遅延分だけ演算回路２０に入力する表示データ
信号Ｄａｔａを遅延させるためのものであり、これによ
り、演算回路２０に入力する表示データ信号Ｄａｔａと
重み付は回路１９の出力信号との位相が合せられる。

演算回路２０は、両入力に印加された信号の和を出力す
る加算回路であり、従って表示データ信号Ｄａｔａと重
み付は回路１９の出力信号との和に相当する信号を表示
データ信号Ｄａｔａ’としてフレームメモリ書込み回路
１１（第２図）に出力する。

第３図は第１図の表示データ信号調整回路１２の各部の
波形図であり、（Ａ）は画像の静止部分の表示データ信
号、（Ｂ）は画像の動きのある部分の表示データ信号に
それぞれ相当する。なお、表示データ信号は４ビツトの
デジタル信号であるが、説明の都合上、電圧表示の波形
が同図に示されている。

以下、この第３図を用いて動作説明を行う。

第３図（＾）に示すように、’ｉｓｍの静止部分では、
１画面前の表示データ信号ＤａｔａＦと新たな表示デー
タ信号Ｄａｔａとが同一の値を有しており、差に対応す
る信号Ｓａは５ａ＝Ｏとなる。従って、出力される表示
データ信号Ｄａｔａ’は入力された表示データ信号Ｄａ
ｔａと同じであり、画像の静止部分については本回路は
全く影響を及ぼさない。

一方、第３図（Ｂ）に示すように、画像の動きのある部
分では、１画面前の表示データ信号ＤａｔａＦと新たな
表示データ信号Ｄａｔａとが一部違ってくる。即ち、Ｈ
の画素においてＤａｔａＦ＝７がＤａｔａ＝４に変化し
、Ｎ＋１の画素においてＤａｔａＦ＝３がＤａｔａ＝５
に変化する。このため、差に対応する信号Ｓａは、Ｈの
画素において５ａ＝−３、Ｎ＋１の画素において５ａ＝
２となる。その結果、出力される表示データ信号Ｄａｔ
ａ’は、Ｈの画素において　Ｄａｔａ’＝１、Ｎ＋１の
画素においてＤａｔａ’＝７にそれぞれ修正される（た
だし、この例では重み付けなし）、即ち、同図の斜線部
分だけ強調されたこととなり、１ＣＯ装置の応答速度が
その分速くなる。

以上実施例で説明したように、映像信号である表示デー
タ信号が強調されるのは、動きのある部分のように信号
に変化のあった場合だけであり、変化のない静止部分な
どでは強調されない正規の信号となる。このように修正
された表示データ信号でＬＣＤユニットを駆動すれば、
動きのある部分に対して実際の信号より　１ＣＤのしき
い値からより隔った値の信号を与えることができ、修正
しない場合に比べて、見かけ上、液晶応答速度を改善す
ることができる。

なお、上述した実施例では表示データ信号が４ビツトの
デジタル信号の場合を示したがこの表示データ信号は８
ビツトでも１６ビツトでも又はその他のビット数であっ
ても良い、また、表示データ信号がアナログ信号であっ
ても第１図の回路と同様の機能を有する回路は容易に構
成可能である。

さらに本発明の駆動回路は、上述した実施例の如（、Ｃ
ＲＴ表示装置用の駆動信号をＬＣＤ装置用の駆動信号に
変換する機能を有したＬＣＯ装置用駆動系に限ることな
く、−船釣なＬＣＤ装置用の駆動系に適用可能である。

また、表示装置がＬＣＤ装置である必要は必ずしもなく
、映像信号等の表示ブタ信号を入力する表示装置、例え
ば、ｐｏｐ　＜プラズマデイスプレィパネル）、Ｅｌ（
エレクトロルミネッセンス）デイスプレィパネル、　Ｌ
ＥＤ　（発光ダイオード）デイスプレィパネル等のフラ
・７トノくネルやＣＲＴ表示装置に適用することができ
る。

ＣＩＩＴ表示装置に本発明の駆動回路を適用した場合、
データ変化を表示上で意識的に強調することが可能とな
る。なお、演算回路２０において、表示データ信号Ｄａ
ｔａと重み付は回路１９の出力信号を反転した信号との
和をとることにより変化率を遅くすることができ、ＣＩ
ＩＴ表示装置などの応答速度の比較的速い表示装置に対
して応答速度を遅くすることが可能となる。

［発明の効果〕 以上詳細に説明したように、本発明の表示装置の駆動回
路によれば、表示装置を駆動すべく入力された表示デー
タ信号を記憶する記憶回路と、新たに入力された表示デ
ータ信号と記憶回路から読出された１画面前の表示デー
タ信号との差を出力する第１の演算回路と、第１の演算
回路からの出力に応じた信号を新たに入力された表示デ
ータ信号に加算する第２の演算回路とを備え、この第２
の演算回路の出力信号によって表示装置を駆動するよう
にしているため、動きのある部分の表示の応答速度のみ
を選択的に遠くすることのでき、その結果、動きの速い
映像をも高画質で表示することが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例における表示データ信号調整
回路の一例を表すブロック図、第２図はこの実施例の全
体の構成を概略的に示すブロック図、第３図は第１図の
表示データ信号調整回路の各部の波形図である。 １０・・・・・・信号作成回路、１１・・・・・・フレ
ームメモリ書込み回路、１２・・・・・・表示データ信
号調整回路、１３・・・・・・フレームメモリ回路、１
４・・・・・・フレームメモリ読出し及び駆動信号作成
回路、１５・・・・・・ドツトマトリクス型のＬＣＤユ
ニット、１６・・・・・・記憶回路、１７・・・・・・
書込み及び読出し制御回路、１８・・・・・・第１の演
算回路、１９・・・・・・重み付は回路、２０・・・・
・・第２の演算回路、２１・・・・・・遅延回路。 （Ａ） （Ｂ） ３図

Claims (1)

【特許請求の範囲】
1. 表示装置を駆動すべく入力された表示データ信号を記憶
   する記憶回路と、新たに入力された表示データ信号と該
   記憶回路から読出された１画面前の表示データ信号との
   差を出力する第１の演算回路と、該第１の演算回路から
   の出力に応じた信号を前記新たに入力された表示データ
   信号に加算する第２の演算回路とを備え、該第２の演算
   回路の出力信号によって表示装置を駆動するようにした
   ことを特徴とする表示装置の駆動回路。