JPH0363794B2 - - Google Patents
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- JPH0363794B2 JPH0363794B2 JP3300484A JP3300484A JPH0363794B2 JP H0363794 B2 JPH0363794 B2 JP H0363794B2 JP 3300484 A JP3300484 A JP 3300484A JP 3300484 A JP3300484 A JP 3300484A JP H0363794 B2 JPH0363794 B2 JP H0363794B2
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Description
【発明の詳細な説明】
〔発明の属する分野〕
本発明は、検出器からのアナログ信号を入力し
て、プロセス量などに対応した電流出力を得る２
線式伝送回路に関するものである。
て、プロセス量などに対応した電流出力を得る２
線式伝送回路に関するものである。
従来、プロセス計装制御システムなどにおい
て、現場の検出器で得られた信号を計器室内の受
信計器群へ伝送するのにつごうのよい方式として
２線式伝送方式が多く使われている。この方式は
第１図に示すように、現場にある発信器（伝送
器）１と計器室２にある受信計器４と電源３の間
が２本の線よりなる線路５で結ばれ、線路５に流
れる直流電流（例：４〜20mA）が測定値を示す
と同時に、発信器１への供給電源となる方式で、
計装工事の簡単化、工事費の低減、信頼性の向上
をはかれるなど種々の利点を備えている。従来、
このような２線式伝送方式に使用されている伝送
回路の多くは第１図に示すように帰還抵抗６によ
り出力電流とプロセス量入力とをバランスさせる
ような構成となつている。しかしながらこのよう
な構成の２線式伝送回路は帰還抵抗６で発生する
電圧降下のため、発信器側で電源として使用でき
る電圧範囲が減少してしまうという問題点を有し
ている。またマイクロコンピユータ等との結合性
も悪いので、線形補償などの信号処理もアナログ
回路技術による精度の悪いものとなる。
て、現場の検出器で得られた信号を計器室内の受
信計器群へ伝送するのにつごうのよい方式として
２線式伝送方式が多く使われている。この方式は
第１図に示すように、現場にある発信器（伝送
器）１と計器室２にある受信計器４と電源３の間
が２本の線よりなる線路５で結ばれ、線路５に流
れる直流電流（例：４〜20mA）が測定値を示す
と同時に、発信器１への供給電源となる方式で、
計装工事の簡単化、工事費の低減、信頼性の向上
をはかれるなど種々の利点を備えている。従来、
このような２線式伝送方式に使用されている伝送
回路の多くは第１図に示すように帰還抵抗６によ
り出力電流とプロセス量入力とをバランスさせる
ような構成となつている。しかしながらこのよう
な構成の２線式伝送回路は帰還抵抗６で発生する
電圧降下のため、発信器側で電源として使用でき
る電圧範囲が減少してしまうという問題点を有し
ている。またマイクロコンピユータ等との結合性
も悪いので、線形補償などの信号処理もアナログ
回路技術による精度の悪いものとなる。
本発明は上記の問題点を解決するためになされ
たもので、出力からプロセス量側への帰還がなく
ても高精度が実現でき、発信器側で電源として使
用できる電圧範囲が広く、かつマイクロコンピユ
ータとの結合性の優れた２線式伝送回路を実現す
ることを目的としている。
たもので、出力からプロセス量側への帰還がなく
ても高精度が実現でき、発信器側で電源として使
用できる電圧範囲が広く、かつマイクロコンピユ
ータとの結合性の優れた２線式伝送回路を実現す
ることを目的としている。
本発明の第１の発明に係わる２線式伝送回路は
検出器からの検出信号を入力してコード出力を発
生するＡ／Ｄ変換回路と、前記コード出力の各ビ
ツトに対応して大きさの重みづけをした定電流を
発生する定電流回路と、前記各ビツトにおけるコ
ード出力によりそれぞれ駆動されて対応する前記
定電流をオンオフするスイツチ手段とを有し、前
記定電流の総和が出力電流の前記検出信号に対応
する可変部分を形成するように構成したことを特
徴とする。
検出器からの検出信号を入力してコード出力を発
生するＡ／Ｄ変換回路と、前記コード出力の各ビ
ツトに対応して大きさの重みづけをした定電流を
発生する定電流回路と、前記各ビツトにおけるコ
ード出力によりそれぞれ駆動されて対応する前記
定電流をオンオフするスイツチ手段とを有し、前
記定電流の総和が出力電流の前記検出信号に対応
する可変部分を形成するように構成したことを特
徴とする。
本発明の第２の発明に係わる２線式伝送回路は
検出器からの検出信号を入力してコード出力を発
生するＡ／Ｄ変換回路と、前記コード出力の各ビ
ツトに対応して大きさの重みづけをした第１の定
電流を発生する第１の定電流回路と、前記各ビツ
トにおけるコード出力によりそれぞれ駆動されて
対応する前記第１の定電流をオンオフするスイツ
チ手段と、前記Ａ／Ｄ変換回路からのコード出力
に対応するアナログ出力を発生させるＤ／Ａ変換
回路と、このＤ／Ａ変換回路からの出力と前記検
出信号との差に比例する第２のの電流を発生させ
る第２の定電流回路を有し、前記第１の定電流と
第２の定電流の総和が出力電流の前記検出信号に
対応する可変部分を形成するように構成したこと
を特徴とする。
検出器からの検出信号を入力してコード出力を発
生するＡ／Ｄ変換回路と、前記コード出力の各ビ
ツトに対応して大きさの重みづけをした第１の定
電流を発生する第１の定電流回路と、前記各ビツ
トにおけるコード出力によりそれぞれ駆動されて
対応する前記第１の定電流をオンオフするスイツ
チ手段と、前記Ａ／Ｄ変換回路からのコード出力
に対応するアナログ出力を発生させるＤ／Ａ変換
回路と、このＤ／Ａ変換回路からの出力と前記検
出信号との差に比例する第２のの電流を発生させ
る第２の定電流回路を有し、前記第１の定電流と
第２の定電流の総和が出力電流の前記検出信号に
対応する可変部分を形成するように構成したこと
を特徴とする。
以下図面を用いて本発明を詳しく説明する。
第２図は本発明に係る２線式伝送回路の基本原
理を示す原理回路図である。第１図と同じ部分に
は同一の記号を付して説明を省略する。７は２線
式伝送回路、８は検出器からプロセス量に対応し
て出力される検出信号をコード変換するＡ／Ｄ変
換回路である。９は端子T1，T2に接続し前記
Ａ／Ｄ変換回路８のコード出力C8に対応する電
流を発生する電流発生回路で、I91〜I9Nは前記
Ａ／Ｄ変換回路８のＮビツトのコード出力C8の
各ビツトに対応してその大きさの重みづけをした
定電流を発生する定電流回路、S91〜S9Nは前記各
ビツトに対応する前記各定電流をオンオフするス
イツチ手段である。１０は端子T1に接続し、前
記Ａ／Ｄ変換回路８に電源として定電流（例えば
4mAなど）を供給する定電流回路である。
理を示す原理回路図である。第１図と同じ部分に
は同一の記号を付して説明を省略する。７は２線
式伝送回路、８は検出器からプロセス量に対応し
て出力される検出信号をコード変換するＡ／Ｄ変
換回路である。９は端子T1，T2に接続し前記
Ａ／Ｄ変換回路８のコード出力C8に対応する電
流を発生する電流発生回路で、I91〜I9Nは前記
Ａ／Ｄ変換回路８のＮビツトのコード出力C8の
各ビツトに対応してその大きさの重みづけをした
定電流を発生する定電流回路、S91〜S9Nは前記各
ビツトに対応する前記各定電流をオンオフするス
イツチ手段である。１０は端子T1に接続し、前
記Ａ／Ｄ変換回路８に電源として定電流（例えば
4mAなど）を供給する定電流回路である。
このような回路構成における動作を次に説明す
る。検出信号がＡ／Ｄ変換回路８に加わると、Ｎ
ビツトのコード出力C8がスイツチ手段S91〜S9Nを
オンオフする。この結果オンとなつたスイツチ
S9i（ｉ＝１〜Ｎ）に対応する定電流源I9iによる電
流の和が、線路５に流れ込む。定電流回路１０に
よつて決まる電流Ibは入力と無関係に常に線路５
を流れ、出力電流I0の基本分（アクテイブゼロ）
を構成する。この結果、出力電流I0の可変部分は
検出信号入力に対応したものとなる。
る。検出信号がＡ／Ｄ変換回路８に加わると、Ｎ
ビツトのコード出力C8がスイツチ手段S91〜S9Nを
オンオフする。この結果オンとなつたスイツチ
S9i（ｉ＝１〜Ｎ）に対応する定電流源I9iによる電
流の和が、線路５に流れ込む。定電流回路１０に
よつて決まる電流Ibは入力と無関係に常に線路５
を流れ、出力電流I0の基本分（アクテイブゼロ）
を構成する。この結果、出力電流I0の可変部分は
検出信号入力に対応したものとなる。
第３図は第２図の電流発生回路９の具体的な一
実施例を示す回路構成図である。１１は端子T1
に接続し変換回路８（第２図）に電源を供給する
定電流源、１２はこの定電流源１１に接続するツ
エナダイオードなどの定電圧素子、１３はこの定
電圧素子１２および端子T2に接続する、Ｎチヤ
ンネルFETにより構成され、スイツチ手段S31〜
S3Nがオンとなつたときのオン抵抗による電圧降
下分を補償する補償抵抗、１４は前記定電流源１
１と定電圧素子１２との接続点がその非反転入力
端子に接続し、その出力端子か反転入力端子に接
続する演算増幅器、R31〜R3Nはこの演算増幅器
１４の前記反転入力端子にその一端が接続する抵
抗、S31〜S3Nはその一端がこの抵抗R31〜R3Nの他
端にそれぞれ接続し、その他端が端子T2に接続
するＮチヤネルFETで構成されるスイツチ手段
である。。演算増幅器１４の電源端子はT1，T2に
接続されており、端子T2側の電源端子に流れる
電流は定電流であつて、これと電流源１１とを流
れる電流の和が出力電流の基本分となる。抵抗
R31〜R3Nの抵抗値は、Ａ／Ｄ変換回路８からの
各ビツトの重みづけに対応してR31：R32：……
R3N＝１：２：……2N-1というように重みがつけ
られている。また前記スイツチ手段S31〜S3Nのオ
ン抵抗も同様の重みづけがなされている。
実施例を示す回路構成図である。１１は端子T1
に接続し変換回路８（第２図）に電源を供給する
定電流源、１２はこの定電流源１１に接続するツ
エナダイオードなどの定電圧素子、１３はこの定
電圧素子１２および端子T2に接続する、Ｎチヤ
ンネルFETにより構成され、スイツチ手段S31〜
S3Nがオンとなつたときのオン抵抗による電圧降
下分を補償する補償抵抗、１４は前記定電流源１
１と定電圧素子１２との接続点がその非反転入力
端子に接続し、その出力端子か反転入力端子に接
続する演算増幅器、R31〜R3Nはこの演算増幅器
１４の前記反転入力端子にその一端が接続する抵
抗、S31〜S3Nはその一端がこの抵抗R31〜R3Nの他
端にそれぞれ接続し、その他端が端子T2に接続
するＮチヤネルFETで構成されるスイツチ手段
である。。演算増幅器１４の電源端子はT1，T2に
接続されており、端子T2側の電源端子に流れる
電流は定電流であつて、これと電流源１１とを流
れる電流の和が出力電流の基本分となる。抵抗
R31〜R3Nの抵抗値は、Ａ／Ｄ変換回路８からの
各ビツトの重みづけに対応してR31：R32：……
R3N＝１：２：……2N-1というように重みがつけ
られている。また前記スイツチ手段S31〜S3Nのオ
ン抵抗も同様の重みづけがなされている。
このような構成の電流発生回路９において、演
算増幅器１４の非反転入力端子には定電圧素子１
２および補償用抵抗１３を流れる定電流により発
生する一定の定電圧VC1を加えられる。演算増幅
器１４の反転入力端子はゲイン１の帰還により前
記定電圧VC1と等しくなるので、Ａ／Ｄ変換回路
８からのコード入力に応じてスイツチ手段S31〜
S3Nがオンになると、各ビツトの重みづけに対応
した定電流I31〜I3NがT2端子に流れ込む。この電
流はT1端子を介して演算増幅器１４の電源入力
端子へ供給され、演算増幅器１４の出力端子から
各抵抗R31〜R3Nに流れる。この結果端子T1から
T2へは前記したコード入力に対応して流れる定
電流I31〜I3Nの総和が流れることになる。
算増幅器１４の非反転入力端子には定電圧素子１
２および補償用抵抗１３を流れる定電流により発
生する一定の定電圧VC1を加えられる。演算増幅
器１４の反転入力端子はゲイン１の帰還により前
記定電圧VC1と等しくなるので、Ａ／Ｄ変換回路
８からのコード入力に応じてスイツチ手段S31〜
S3Nがオンになると、各ビツトの重みづけに対応
した定電流I31〜I3NがT2端子に流れ込む。この電
流はT1端子を介して演算増幅器１４の電源入力
端子へ供給され、演算増幅器１４の出力端子から
各抵抗R31〜R3Nに流れる。この結果端子T1から
T2へは前記したコード入力に対応して流れる定
電流I31〜I3Nの総和が流れることになる。
第４図は第２図の電流発生回路９の具体的な他
の実施例を示す回路構成図でスイツチ手段のオン
抵抗とそのばらつきの影響をなくすようにしたも
のである。１５は端子T1に接続する定電流源で
変換回路およびツエナダイオード１６に電流を供
給するもの、１７はその電源入力端子が端子T1，
T2に接続し、前記定電流源１５と定電圧素子１
６との接続点における定電圧VC2がその非反転入
力端子に加わる演算増幅器、S41a〜S4Naはそれぞ
れその一端が前記演算増幅器１７の出力端子に接
続しそれぞれのゲート端子にＡ／Ｄ変換回路から
のコード出力の各ビツトが接続するＮチヤネル
FETで構成されるスイツチ手段、R41a〜R4Naは
その一端が前記スイツチ手段S41a〜S4Naの他端に
それぞれ接続し、その他端が端子T2に接続する
抵抗、S41b〜S4Nbは前記スイツチ手段S41a〜S4Na
の他端にその一端がそれぞれ接続し、前記コード
出力の各ビツトがそれぞれのゲート端子に接続す
るスイツチ手段、R41b〜R4Nbはその一端がこのス
イツチ手段S41b〜S4Nbの他端にそれぞれ接続し、
その他端が前記演算増幅器１７の反転入力端子に
接続する補償用抵抗である。この補償用抵抗R41b
〜R4Nbはその抵抗値がR41b：R42b：……：R4Nb＝
R41a：R42a：……：R4Naとなるように定める。
の実施例を示す回路構成図でスイツチ手段のオン
抵抗とそのばらつきの影響をなくすようにしたも
のである。１５は端子T1に接続する定電流源で
変換回路およびツエナダイオード１６に電流を供
給するもの、１７はその電源入力端子が端子T1，
T2に接続し、前記定電流源１５と定電圧素子１
６との接続点における定電圧VC2がその非反転入
力端子に加わる演算増幅器、S41a〜S4Naはそれぞ
れその一端が前記演算増幅器１７の出力端子に接
続しそれぞれのゲート端子にＡ／Ｄ変換回路から
のコード出力の各ビツトが接続するＮチヤネル
FETで構成されるスイツチ手段、R41a〜R4Naは
その一端が前記スイツチ手段S41a〜S4Naの他端に
それぞれ接続し、その他端が端子T2に接続する
抵抗、S41b〜S4Nbは前記スイツチ手段S41a〜S4Na
の他端にその一端がそれぞれ接続し、前記コード
出力の各ビツトがそれぞれのゲート端子に接続す
るスイツチ手段、R41b〜R4Nbはその一端がこのス
イツチ手段S41b〜S4Nbの他端にそれぞれ接続し、
その他端が前記演算増幅器１７の反転入力端子に
接続する補償用抵抗である。この補償用抵抗R41b
〜R4Nbはその抵抗値がR41b：R42b：……：R4Nb＝
R41a：R42a：……：R4Naとなるように定める。
Ａ／Ｄ変換回路からのコード入力が加わると、
これに対応してスイツチ手段S4iaとS4ib（ｉ＝１〜
Ｎ）とは同時にオンとなる。抵抗R41b〜R4Nbはこ
のときにR41a〜R4Naを流れる電流に比例した重み
づけをした電圧が帰還により定電圧VC2と正確に
等しくなるようにする目的で設けたもので、スイ
ツチ手段S41a〜S4Naのオン抵抗のバラツキにより
生じる誤差をを打消している。
これに対応してスイツチ手段S4iaとS4ib（ｉ＝１〜
Ｎ）とは同時にオンとなる。抵抗R41b〜R4Nbはこ
のときにR41a〜R4Naを流れる電流に比例した重み
づけをした電圧が帰還により定電圧VC2と正確に
等しくなるようにする目的で設けたもので、スイ
ツチ手段S41a〜S4Naのオン抵抗のバラツキにより
生じる誤差をを打消している。
すなわち、スイツチ手段S41b……S4Nbのオン抵
抗が抵抗R41b……R4Nbに比べて充分小さく無視で
き、抵抗R41b……R4Nbは抵抗R41a……R4Naに比べ
て充分大きいとすると演算増幅器１７の反転入力
端子に流入する電流は０であるから、次式が成り
立つ。
抗が抵抗R41b……R4Nbに比べて充分小さく無視で
き、抵抗R41b……R4Nbは抵抗R41a……R4Naに比べ
て充分大きいとすると演算増幅器１７の反転入力
端子に流入する電流は０であるから、次式が成り
立つ。
VP1−VP／R41b・S1＋VP2−VP／R42b・S2＋…
…＋VPN−VP／R4Nb・SN＝０ (1)
但し、VP1……VPNはそれぞれ点P1……PNの電
圧とし、S1……SNはそれぞれスイツチ手段S41b…
…S4Nbがオンのとき１、オフのとき０の値をとる
ものとする。(1)式を電圧VPについて解くと、 VP＝VP1／R41b・S1＋VP2／R42b・S2＋…＋VPN／R4Nb
・SN／S1／R41b＋S2／R42b＋…＋SN／R4Nb
(2) となる。またこのとき抵抗R41a……R4Naを流れる
電流Ｉは Ｉ＝VP1／R41a・S1＋VP2／R42a・S2＋…＋VPN／R4N
a・SN
(3) であるから、 ｋ＝R41b／R41a＝R42b／R42a＝…＝R4Nb／R4Na とおいて、これを(3)式で用いたものを(2)式に代入
すると、 VP＝１／ｋ・Ｉ／S1／R41b＋S2／R42b＋…＋SN／R4Nb
(4) となる。(4)式をＩについて解くと、 Ｉ＝ｋ・VP・（S1／R41b＋S2／R42b＋…＋SN／R4Nb） ＝VP（S1／R41a＋S2／R42a＋…＋SN／R4Na） (5) となる。この結果、(5)式から明らかなように、ス
イツチ手段S41a……S4Naのオン抵抗にばらつきが
あり、点P1……PNの電圧が全く等しい値になら
ない場合にも、抵抗R41a……R4Naを流れる電流の
総和は点P1……PNの電圧が全てVPに等しい場合
に流れる電流の総和と等しくなる。したがつて、
点P1……PNに接続する抵抗R41a，R42a……R4Naに
は、定電圧VC2と、それぞれ重みづけをされた抵
抗値R41a〜R4Naによつて定まる定電流がスイツチ
オン時に流れる。この場合の電流の径路は、第３
図の場合と同様で、前記コード入力に対応する定
電流の和が、基本分電流（アクテイブゼロ）と共
に端子T1，T2間を流れることになる。
圧とし、S1……SNはそれぞれスイツチ手段S41b…
…S4Nbがオンのとき１、オフのとき０の値をとる
ものとする。(1)式を電圧VPについて解くと、 VP＝VP1／R41b・S1＋VP2／R42b・S2＋…＋VPN／R4Nb
・SN／S1／R41b＋S2／R42b＋…＋SN／R4Nb
(2) となる。またこのとき抵抗R41a……R4Naを流れる
電流Ｉは Ｉ＝VP1／R41a・S1＋VP2／R42a・S2＋…＋VPN／R4N
a・SN
(3) であるから、 ｋ＝R41b／R41a＝R42b／R42a＝…＝R4Nb／R4Na とおいて、これを(3)式で用いたものを(2)式に代入
すると、 VP＝１／ｋ・Ｉ／S1／R41b＋S2／R42b＋…＋SN／R4Nb
(4) となる。(4)式をＩについて解くと、 Ｉ＝ｋ・VP・（S1／R41b＋S2／R42b＋…＋SN／R4Nb） ＝VP（S1／R41a＋S2／R42a＋…＋SN／R4Na） (5) となる。この結果、(5)式から明らかなように、ス
イツチ手段S41a……S4Naのオン抵抗にばらつきが
あり、点P1……PNの電圧が全く等しい値になら
ない場合にも、抵抗R41a……R4Naを流れる電流の
総和は点P1……PNの電圧が全てVPに等しい場合
に流れる電流の総和と等しくなる。したがつて、
点P1……PNに接続する抵抗R41a，R42a……R4Naに
は、定電圧VC2と、それぞれ重みづけをされた抵
抗値R41a〜R4Naによつて定まる定電流がスイツチ
オン時に流れる。この場合の電流の径路は、第３
図の場合と同様で、前記コード入力に対応する定
電流の和が、基本分電流（アクテイブゼロ）と共
に端子T1，T2間を流れることになる。
第５図は本発明に係る二線式伝送回路の他の変
形例で、使用するＡ／Ｄ変換回路が有する以上の
分解能を実現するものを示す回路構成図である。
１８は検出信号を入力してＡ／Ｄ変換回路８へ出
力する入力バツフア回路、１９は定電流源１０か
らの定電流で駆動されて定電圧VC3を発生するツ
エナダイオードなどの定電圧素子である。２０は
Ａ／Ｄ変換回路８が有する分解能以上の部分の電
流を供給する分解能補償回路で、Ｄ／Ａ変換回路
３０と定電流回路４０とから構成される。前記
Ｄ／Ａ変換回路３０において、２１は前記定電圧
素子１９によつて発生する定電圧VC3に接続する
定電流回路、R51〜R5Nはこの定電流回路２１に
接続し直列抵抗回路を形成する抵抗、S51〜S5Nは
この抵抗R51〜R5Nの両端にそれぞれ接続するス
イツチ手段である。前記定電流回路４０におい
て、２２はその電源入力端子の一端が前記定電圧
素子１９の一端（電圧VC3の点）に接続し、他端
が端子T2に接続し、その非反転入力端子に前記
抵抗R51の一端Ａが接続し、さらにその出力端子
が反転入力端子に接続する演算増幅器、２３はそ
の電源入力端子の一端を端子T1に接続し、他端
を端子T2に接続し、前記バツフア回路１８の出
力端子をその非反転入力端子に接続し、その出力
端子をその反転入力端子に接続する演算増幅器、
R60は前記演算増幅器２２と２３の両出力端子に
接続する電流制限用抵抗である。
形例で、使用するＡ／Ｄ変換回路が有する以上の
分解能を実現するものを示す回路構成図である。
１８は検出信号を入力してＡ／Ｄ変換回路８へ出
力する入力バツフア回路、１９は定電流源１０か
らの定電流で駆動されて定電圧VC3を発生するツ
エナダイオードなどの定電圧素子である。２０は
Ａ／Ｄ変換回路８が有する分解能以上の部分の電
流を供給する分解能補償回路で、Ｄ／Ａ変換回路
３０と定電流回路４０とから構成される。前記
Ｄ／Ａ変換回路３０において、２１は前記定電圧
素子１９によつて発生する定電圧VC3に接続する
定電流回路、R51〜R5Nはこの定電流回路２１に
接続し直列抵抗回路を形成する抵抗、S51〜S5Nは
この抵抗R51〜R5Nの両端にそれぞれ接続するス
イツチ手段である。前記定電流回路４０におい
て、２２はその電源入力端子の一端が前記定電圧
素子１９の一端（電圧VC3の点）に接続し、他端
が端子T2に接続し、その非反転入力端子に前記
抵抗R51の一端Ａが接続し、さらにその出力端子
が反転入力端子に接続する演算増幅器、２３はそ
の電源入力端子の一端を端子T1に接続し、他端
を端子T2に接続し、前記バツフア回路１８の出
力端子をその非反転入力端子に接続し、その出力
端子をその反転入力端子に接続する演算増幅器、
R60は前記演算増幅器２２と２３の両出力端子に
接続する電流制限用抵抗である。
検出信号が入力バツフア回路１８に加わるとこ
の検出信号に対応するコード出力がＡ／Ｄ変換回
路から発生し、前述の具体例のような電流発生回
路９を通して前記コード出力に対応する電流Iaが
端子T1，T2間に流れる。Ａ／Ｄ変換回路８から
のコード出力の各ビツト出力はスイツチ手段S51
〜S5Nをオンオフし、これに伴なつて点Ａに発生
する電圧に対応する電圧V22が演算増幅器２２の
出力端子に現われる。一方バツフア回路１８から
の検出信号に対応した信号V23が演算増幅器２３
から出力される。この結果抵抗R60には信号V23
とV22との差に対応した電流、すなわち、Ａ／Ｄ
変換回路８の出力に表われる、実際の検出信号と
の間のデジタル化誤差に対応した電流Irが流れ
る。この電流Irの径路は、図のように端子T1→演
算増幅器２３の電源入力端子→抵抗R60→演算増
幅器２２の出力端子→同電源入力端子→端子T2
となるから、抵抗R60の値を適当に選べば電流発
生回路９により流れる電流Iaの分解能を補完する
ように電流Irを出力電流に加えることができる。
この結果変換ビツト数の少ない、分解能の低い
Ａ／Ｄ変換回路を使用して高い分解能に電流出力
I0を得ることができる。
の検出信号に対応するコード出力がＡ／Ｄ変換回
路から発生し、前述の具体例のような電流発生回
路９を通して前記コード出力に対応する電流Iaが
端子T1，T2間に流れる。Ａ／Ｄ変換回路８から
のコード出力の各ビツト出力はスイツチ手段S51
〜S5Nをオンオフし、これに伴なつて点Ａに発生
する電圧に対応する電圧V22が演算増幅器２２の
出力端子に現われる。一方バツフア回路１８から
の検出信号に対応した信号V23が演算増幅器２３
から出力される。この結果抵抗R60には信号V23
とV22との差に対応した電流、すなわち、Ａ／Ｄ
変換回路８の出力に表われる、実際の検出信号と
の間のデジタル化誤差に対応した電流Irが流れ
る。この電流Irの径路は、図のように端子T1→演
算増幅器２３の電源入力端子→抵抗R60→演算増
幅器２２の出力端子→同電源入力端子→端子T2
となるから、抵抗R60の値を適当に選べば電流発
生回路９により流れる電流Iaの分解能を補完する
ように電流Irを出力電流に加えることができる。
この結果変換ビツト数の少ない、分解能の低い
Ａ／Ｄ変換回路を使用して高い分解能に電流出力
I0を得ることができる。
なお上記具体例の演算増幅器１４，１７，２３
の出力端子にトランジスタなどの電流ブースター
を設け、演算増幅器１４，１７，２３の電源入力
端子を定電圧素子の両端に接続すれば、出力電流
のベース分となる動作電流と、可変部分とを分離
することもできる。こうすることにより、出力電
流の基本分の値を容易かつ正確に定電流回路で定
めることができる。
の出力端子にトランジスタなどの電流ブースター
を設け、演算増幅器１４，１７，２３の電源入力
端子を定電圧素子の両端に接続すれば、出力電流
のベース分となる動作電流と、可変部分とを分離
することもできる。こうすることにより、出力電
流の基本分の値を容易かつ正確に定電流回路で定
めることができる。
またＡ／Ｄ変換回路８の出力をマイクロプロセ
ツサを用いて線形補償などの信号処理を行ない、
処理後の信号に対応した電流出力を得ることも容
易にできる。
ツサを用いて線形補償などの信号処理を行ない、
処理後の信号に対応した電流出力を得ることも容
易にできる。
また上記の具体例に示すような二線式伝送回路
は回路構成上出力電流径路に帰還抵抗を有してい
ないので、発熱が一箇所に集中せず、一様に分散
するので、半導体IC化が容易である。
は回路構成上出力電流径路に帰還抵抗を有してい
ないので、発熱が一箇所に集中せず、一様に分散
するので、半導体IC化が容易である。
以上述べたように本発明によれば、帰還抵抗を
用いないので発信器側で電源電圧として使用でき
る範囲が広く、高精度でかつマイクロコンピユー
タとの結合性の優れた２線式伝送回路を実現でき
る。
用いないので発信器側で電源電圧として使用でき
る範囲が広く、高精度でかつマイクロコンピユー
タとの結合性の優れた２線式伝送回路を実現でき
る。
第１図は、従来の２線式伝送回路の原理を示す
原理説明図、第２図は本発明に係る二線式伝送回
路の原理回路図、第３図は第２図の一部の具体的
一実施例、第４図は同他の実施例、第５図は本発
明に係る二線式伝送回路の他の変形例である。 ８……Ａ／Ｄ変換回路、３０……Ｄ／Ａ変換回
路、４０……第２の定電流回路、C8……コード
出力、I91〜I9N……定電流回路、S91〜S9N，S31〜
S3N，S41a〜S4Na，S41b〜S4Nb……スイツチ手段。
原理説明図、第２図は本発明に係る二線式伝送回
路の原理回路図、第３図は第２図の一部の具体的
一実施例、第４図は同他の実施例、第５図は本発
明に係る二線式伝送回路の他の変形例である。 ８……Ａ／Ｄ変換回路、３０……Ｄ／Ａ変換回
路、４０……第２の定電流回路、C8……コード
出力、I91〜I9N……定電流回路、S91〜S9N，S31〜
S3N，S41a〜S4Na，S41b〜S4Nb……スイツチ手段。
Claims (1)
- 【特許請求の範囲】 １ 検出器からの検出信号を入力してコード出力
を発生するＡ／Ｄ変換回路と、前記コード出力の
各ビツトに対応して大きさの重みづけをした定電
流を発生する定電流回路と、前記各ビツトにおけ
るコード出力によりそれぞれ駆動されて対応する
前記定電流をオンオフするスイツチ手段とを有
し、前記定電流の総和が出力電流の前記検出信号
に対応する可変部分を形成するように構成したこ
とを特徴とする２線式伝送回路。 ２ 検出器からの検出信号を入力してコード出力
を発生するＡ／Ｄ変換回路と、前記コード出力の
各ビツトに対応して大きさの重みづけをした第１
の定電流を発生する第１の定電流回路と、前記各
ビツトにおけるコード出力によりそれぞれ駆動さ
れて対応する前記第１の定電流をオンオフするス
イツチ手段と、前記Ａ／Ｄ変換回路からのコード
出力に対応するアナログ出力を発生させるＤ／Ａ
変換回路と、このＤ／Ａ変換回路からの出力と前
記検出信号との差に比例する第２の電流を発生さ
せる第２の定電流回路を有し、前記第１の定電流
と第２の定電流の総和が出力電流の前記検出信号
に対応する可変部分を形成するように構成したこ
とを特徴とする２線式伝送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3300484A JPS60176200A (ja) | 1984-02-23 | 1984-02-23 | ２線式伝送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3300484A JPS60176200A (ja) | 1984-02-23 | 1984-02-23 | ２線式伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60176200A JPS60176200A (ja) | 1985-09-10 |
| JPH0363794B2 true JPH0363794B2 (ja) | 1991-10-02 |
Family
ID=12374689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3300484A Granted JPS60176200A (ja) | 1984-02-23 | 1984-02-23 | ２線式伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60176200A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01156418U (ja) * | 1988-04-21 | 1989-10-27 | ||
| JPH03106428U (ja) * | 1990-02-15 | 1991-11-01 | ||
| JP2640310B2 (ja) * | 1992-09-10 | 1997-08-13 | 株式会社ジャパンエナジー | 情報伝送方式 |
| JP2819377B2 (ja) * | 1993-07-13 | 1998-10-30 | 株式会社ジャパンエナジー | 情報伝送方式 |
-
1984
- 1984-02-23 JP JP3300484A patent/JPS60176200A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60176200A (ja) | 1985-09-10 |
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