JPH0364210A - 多チャンネルパルス幅変調信号発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パルス幅変調信号発生器に関し、特にシング
ルチップマイクロコンピュータに内蔵する多チャンネル
のパルス幅変調信号発生器に関する。

〔従来の技術〕

現在、多種類の家電製品において、システムコントルー
ラとして、シングルチップマイクロコンピュータが用い
られている。このシングルチップマイクロコンピュータ
は、ＶＴＲ，ＣＤ、カセットデツキ等においてシステム
コントローラとして使用され、キー人力の判別、インジ
ケータの表示制御、動作シーケンスの制御に加えてモー
タ制御にも用いられている。

ＶＴＲでは、ヘッド回転用のシリンダモータ。

テープ送り用のキャプスタンモータとして小型軽量であ
るため、直流モータを使用しており、各モータの位相速
度制御を行なっている。加えて、ローディング用モータ
２　リモコンにより調整可能なボリューム用モータ等、
システムの機能拡大につれ１つのシステムで使用される
モータ数は増加する傾向にある。これらの直流モータの
位相速度制御は、マイクルコンピュータの制御出力であ
るディジタル値もしくは、アナログ値に変換してモータ
を駆動することにより成されている。

通常、民生用システムでは、コスト低減のため構成部品
の部品点数を最小限に抑える必要があり、制御対象とな
るモータを数多く含むシステムでは、多チャンネルのデ
ィジタルアナログ変換器を内蔵したシングルチップマイ
クロコンピュータが望まれている。

従来、シングルチップマイクロコンピュータ内蔵のディ
ジタルアナログ変換器には、重み電圧・電流源方式、抵
抗ラダ一方式、パルス幅変調方式等があり、中でもパル
ス幅変調方式のディジタルアナログ変換器は、パルス幅
の分解能（量子化ビット数）により精度を規定できるた
め、所望の精度が得やすく、かつ簡単なディジタル同期
回路により構成でき、かつ低消費電力である等の理由か
らＩＣ化に適しているので他の方式に比べ多用されてい
た。

代表的なパルス幅変調信号発生器（以下ＰＷＭ信号発生
器という）として、パルス発生器と、２進カウンタと、
レジスタと、ナントゲートによる比較器と、ＲＳフリッ
プフロップとにより構威し、ＲＳフリップフロップをセ
ット後カウンタによる計数を開始し、レジスタに設定さ
れたディジタル値と、計数値が一致したことを比較器に
より検出するとＲＳフリップフロップをリセットするこ
とにより、ＰＷＭ信号を発生するディジタル・アナログ
変換器が特公昭４８−４４８２３により知られている。

しかし、多チャンネルのＰＷＭ回路を構成する場合にお
いて、従来のＰＷＭ信号発生器は、カウンタ、レジスタ
等でランダム・ロジックにより構成されており、これを
単純に構成するのみでは、構成トランジスタ数が多く、
各トランジスタも大型であるためチップ内に占有するＰ
ＷＭ信号発生器の割合が増大する。即ちハードウェア量
が増加するため、コストが高くなるという問題を生じる
。

一方、ＶＴＲのチューナ部では、選局動作をパルス幅変
調Ｄ−Ａ変換器により行なっており、分解能１２ビット
以上、繰り返し周波数２０ＫＨｚ以上の高精度ＰＷＭ信
号発生器が要求されているが、通常のＰＷＭ信号発生器
では、この性能を実現できない。

このような高精度ＰＷＭ信号発生器としては、バイナリ
・レート・マルチプライヤ（以下ＢＲＭという）付きの
ＰＷＭ信号発生器が必要である。

このＢＲＭ付きＢＷＭ信号発生器は、従来の低分解能高
繰返し周波数のＰＷＭ信号発生器とＢＲＭ回路（所望の
アナログ信号をパルスの積算により発生する回路）を組
み合わせて、複数周期のＰＷＭパルスの積算により高精
度を得るように構成したもので、特開昭５１−１２３５
０１．特開昭５８−１２１８２７等により知られている
。

このようなりＷＭ付きＰＷＭ回路では、ＰＷＭ信号発生
器に加えて更にレジスタ、カウンタ、エンコーダを付加
した構成となり、ハードウェアが増大するため、高精度
の多チャンネルＰＷＭ信号発生器を構成しようとすると
チップ面積がより増大し、コストアップの問題は更に大
きなものとなる。

〔発明が解決しようとする課題〕

上述した従来のＰＷＭ信号発生器は、２進カウンタ、コ
ンベアレジスタ、コンパレータ、ＲＳフリップフμツブ
等のランダムロジックで構成されており、ランダムロジ
ック回路は、構成トランジスタ数も多く、各トランジス
タも大型であるため、集積回路化するとチップ上でかな
りの面積を占めるのでコストが高くなる。更に、ワンチ
ップ上に複数個のＰＷＭ信号発生器を杉皮しようとする
と、ハードウェア量が更に増大し、よりチップ面積が大
きくなるためコストが上がるという問題があった。

本発明の目的は、このような問題を解決し、構或素子数
が少なく、ハードウェア量を少くした多チャンネルＰＷ
Ｍ信号発生器を提供することにある。

〔課題を解決するための手段〕

本発明の構成は、所定クロックを出力するパルス発生器
と、このパルス発生器の出力を計数する計数器と、パル
ス幅変調信号のパルス幅を規定する比較値を記憶するレ
ジスタと、これら複数のレジスタの記憶値と前記計数器
のカウント値を比較する比較器とを各チャンネルに備え
、複数のパルス幅変調信号を出力する多チャンネルのパ
ルス幅変調信号発生器において、前記各レジスタおよび
各比較器を、比較機能をもち内容によりアドレス可能な
記憶素子であるＣＡＭセルの配列によって構成したこと
を特徴とする。

また、本発明において、計数器のバッファ回路が、ＢＲ
Ｍエンコーダを含むこともできる。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の第１の実施例を示すブロック図、第２
図、第３図は第１図に用いられるＣＭＡ記憶素子および
コンベアレジスタブロックの回路図、第４図は第１図の
動作を説明するタイムチャートである。第１の実施例の
ＰＷＭ信号発生器は、プログラム処理を行なう中央処理
装置１０１（以下ＣＰＵという）に内部データバス１０
０を介して接続されており、ＰＷＭ信号発生器の動作及
びタイミングを制御する制御信号とレジスタの選択信号
とクロック信号を出力する動作制御部１２０と、比較機
能を有し、かつ比較値を記憶するメモリマツピングした
４個のコンベアレジスタ１５１〜１５４からなるコンベ
アレジスタブロック１５０と、内部データバス１００上
のデータをバッファリングし、ＴＡのタイミングにて各
コンベアレジスタに対してデータを出力する第１のバッ
ファ回路１３０と、２基準クロツク毎に１回インクリメ
ント動作し、オーバーフローによりオーバーフロー信号
２０１を発生する２進カウンタ２００と、このカウンタ
２００のカウント値をバッファリングし、ＴＢのタイミ
ングにてコンベアレジスタブロック１５０に対し計数値
を出力する第２のバッファ回路１９０と、カウンタ２０
０のオーバーフロー信号２０１によりセットされ各コン
ベアレジスタ１５１〜１５４の一致信号１６１〜１６４
によりリセットされ出力信号のＰＷＭ信号１８１〜１８
４をそれぞれ出力するＲＳフリップフロップ１７１〜１
７４とにより構成される。このコンベアレジスタ１５１
〜１５４は、内容によりアドレス可能な記憶素子（以下
ＣＡＭという）で構成される。

各コンベアレジスタ及びＲＳフリップフロップの機能は
同一であるので、コンベアレジスタ１５１とＲＳフリッ
プフロップ１７１について説明をする。

まず、ＰＷＭ信号発生器を動作させるには、ＣＰＵｌ０
Ｉが実行するプログラム処理により内部データバス１０
０を介して比較値と制御情報をコンベアレジスタブロッ
ク１５０のコンベアレジスタ１５１と動作制御部１２０
とに転送して各々設定する。動作制御部１２０は設定さ
れた動作指定情報を基に動作制御信号を発生し、カウン
タの動作及び入カクロック信号ＣＬＫの選択を行なう。

次に、このＰＷＭ信号発生動作を第５図のタイミング図
を参照して説明する。この図は、比較値ｎ−１，ｎ、ｎ
＋１をコンベアレジスタ１５１に設定して、カウンタ２
００をスタートさせた場合の動作を示し、特に比較動作
により比較値と計数値の一致を検出するカウントサイク
ルでの各信号が示されている。

カウンタ２００のカウント動作の基本タイミングは、１
回のカウントアツプ動作を２基準クロック時間（以下カ
ウントサイクルという）で行ない、このカウントサイク
ルを分割してカウンタ２００の計数動作及び比較動作（
以下比較ステージという）とＣＰＵｌ０Ｉのデータアク
セス（以下ＣＰＵステージという）として各々１基準ク
ロック時間を割当てている。すなわち、１カウントサイ
クルを２つのステージに分割し、比較ステージにおいて
１回のインクリメントを行なう。なお、基準クロック信
号を分周して、ハイレベル期間においてＣＰＵステージ
を示すタイミング信号ＴＡと比較ステージを示すタイミ
ング信号ＴＢとを発生する。

ＣＰＵ　１０１が内部データバス１００を介してコンベ
アレジスタ１５１に比較値を設定する動作はタイミング
信号ＴＡのハイレベル期間中において、第１のバッファ
回路１３０を動作させかつ選択信号１４１をアクティブ
とすることによりコンベアレジスタ１５１を選択し、第
１のバッファ回路１３０の出力をラッチさせることによ
り行なう。

カウンタ２００の計数値とコンベアレジスタ１５１に設
定した比較値の比較動作は、タイミング信号ＴＢのハイ
レベル期間中において、第２のバッファ回路１９０がバ
ッファリングしたカウンタ２００の計数値をコンベアレ
ジスタブロック１５０に出力することにより行ない、一
致した場合、コンベアレジスタ１５１は一致信号１６１
をＲＳフリップフ０　ツブ１７１に対して出力する。

次に、コンベアレジスタ１５１に比較値（ｎ　−１）を
設定した場合の出力信号１８１について説明する。

ここでカウンタ２００は説明の都合上、ｍビットのカウ
ンタであるとし、比較値と計数値の関係を２”＞ｎとす
る。出力信号１８１は、オーバーフルー信号２０１の立
下がりエツジに同期してＲＳフリップフロップ１７１を
セットして、ノ）イレベルとなる。カウンタ２００がカ
ウントアツプしてその計数値が（ｎ−１）となった時の
比較ステージにおいて、コンベアレジスター５１は計ｉ
値と比較値が一致したことを検出し、一致信号［１を出
力する。出力信号１８１は、一致信号１６１の立下りエ
ツジに同期したＲＳフリップフロップ１７１のリセット
によりロウレベルとなる。

この動作を繰返すことにより、デユーティ−比（（−’
＝−）　Ｘ　１００）　（％）のＰＷＭパルスを出力信
号１８１として出力する。

コンベアレジスター５１にｎ及び（ｎ＋１）を設定した
場合のＰＷＭ信号の基本的な発生動作は、（ｎ−１）を
設定した場合と同様であり、一致信号１６１の出力タイ
ミングがカウンタ２００の計数値ｎ及び（ｎ＋１）の比
較ステージにシフトするだけである。従って、出力信号
１８１の立下りタイミングがシフトし、比較値にｎを設
定した場合ではデユーティ−比（（＝）　×１００　）
　（％）のＰＷＭ信号、（ｎ＋１）を設定した場合では
、デユーティ−比（（−７−）　Ｘ　１００　）　（％
）のＰｗＭ信号が得られる。即ち、コンベアレジスター
５１の設定値を変えることにより１／２”の分解能を有
する種々のＰＷＭ信号が出力可能である。

なお、この比較動作はコンベアレジスター５１からコン
ベアレジスター５４を構成するＣＡＭセルの機能により
比較ステ、−ジにおいて４個のコンベアレジスタ同時に
比較可能であるため、各々異なるデユーティ比のＰＷＭ
信号を発生する多チャンネルのＰＷＭ信号発生器が構成
できる。

次に、コンベアレジスタを構成する比較機能を有し、か
つ比較値を記憶する内容によりアドレス可能な記憶素子
（ＣＡＭセル）について、第２図に示す１ビツト（ＣＡ
Ｍセル）分のセルのトランジスタ構成図を参照して以下
に説明する。

ＣＡＭセルは、１０個のトランジスタＴｌ、Ｔ２、・・
・・・・Ｔ１０で構成されており、１ビツトの情報を記
憶することができる。真値と否定値との人出力線り、Ｄ
及びセル選択信号線Ｓ、データ判別出力線Ｃを有してい
る。電源ＶＤ＋）と接地との間に直列に接続されたトラ
ンジスタＴＩ、Ｔ２．Ｔ３、Ｔ４は入力データに基づき
反転可能なフリップフロップ回路を構成しており、この
フリップフロップ回路の反転状態により１ビツトの情報
を記憶する。この構成のセルから記憶されている情報を
読出す場合にはセル選択信号をセル選択信号線Ｓに供給
してトランジスタＴ５．Ｔ６を導通状態にしてフリップ
フロップ回路に記憶されているデータをデータ入出力線
り、Ｄに読出す。

これに対してセルに情報を書込む場合には、データ入出
力線り、Ｄに書込むべき情報の真値と否定値を供給し、
セル選択信号を発生し、これをセル選択信号線に供給し
、トランジスタＴ５．Ｔ６を導通させ、前述のように書
込むべきデータを供給してフリップフロップ回路の状態
を書込むべきデータに対応した状態に設定する。

ここでセルに論理値１ｎを記憶させる場合には、トラン
ジスタＴｌ、Ｔ２の接続点を高レベルに移行させ、トラ
ンジスタＴ３．Ｔ４の接続点を低レベルに移行させる。

一方、論理値“０″を記憶させる場合には、これとは逆
にトランジスタＴ１、Ｔ２の接続点を低レベルに、トラ
ンジスタＴ３、Ｔ４の接続点を高レベルに各々移行させ
る。

また、接地からデータ出力線Ｃへの間に直、並列に移設
された４個のトランジスタＴ７〜ＴＩＯは、セルの記憶
内容を判別するためのものであり、データ入出力線り、
Ｄ及びセルの記憶値に対応してオン、オフ状態が変化し
、この変化状態はデータ判別出力Ｃも含めて、次の第１
表に示される。

以下余白 第　　１ 表 ここでデータ判別出力Ｃの接地電位状態を論理値“０”
、導通なしの状態を論理値ｌ”とすると、データ入出力
線り、Ｄに反転した論理値の信号を印加した場合には、
データ判別出力Ｃにデータ入出力信号りとセル記憶値と
の不一致を示す排他的論理和信号が得られ、比較を判定
させることができる。これらデータ入出力線り、Ｄにと
もに論理値“０″を印加した場合には、セル記憶値によ
ることなく、一致した時と等価な論理値“１”が得られ
、記憶内容との比較判定の対象から外すことができる。

また、データ入出力線り、Ｄともに論理値“１”を印加
した場合には、セル記憶値によることなく論理値“０”
が得られ、無条件に不一致の判定結果を出力させること
ができる。

この第２図のＣＡＭセルを行と列の構造に配置してデー
タ判別出力Ｃを並列出力することによって語として内容
判定が可能なコンベアレジスタ１５１〜１５４が実現さ
れる。

第３図は第１図のコンベアレジスタブロック１５０にお
ける素子配列と第１のバッファ回路１３０と第２のバッ
ファ回路１９０の構成を示す回路図である。このレジス
タブロックでは、ＣＡＭセル配列の１行をコンベアレジ
スタ１本分に対応させている。一致信号１．６１−１６
４は、第１図と同一の信号である。

４個のトランジスタＴ３１〜Ｔ３４は、並列に接続され
る各データ記憶セルのデータ判別出力Ｃの負荷であり、
対応するデータのすべてのセルにおける判別出力Ｃが導
通なし状態の時に論理値“１”を一致信号１６１〜１６
４として発生させる。従っていずれかのセルで不一致の
判定がなされ、判別出力に接地電位が出力されれば論理
値０″は、一致信号１６１〜１６４のいずれかに発生す
る。

第１のバッファ回路１３０は、ＣＰＵｌ０Ｉがデータを
書込んで設定する時、タイミングＴＡのハイレベル期間
で動作し、記憶セルの１列につき２本のデータ入出力線
を介して書込みデータの転送を行なう。第１のバッファ
回路１３０は、１０個のインバータエ、〜工、。と１０
個のトランジスタＴｌｌ〜Ｔ２０により構成する。イン
バータエ、〜工、の出力は各ビットに対応するＣＡＭセ
ルに入力データバー信号口として印加する信号を作成し
、インバータエ、〜１１゜の出力は、インバータエ、〜
工、の出力を入力信号として再び反転し、入力データ信
号りとして各ＣＡＭセルに印加する。また、トランジス
タＴｌｌからトランジスタＴ２０は、入力データをＣＡ
Ｍセルに印加するタイミングの制御ゲートであり、タイ
ミング信号ＴＡのノ１イレベル期間オンし、入力データ
信号りと入力データ・バー信号ｒを各ＣＡＭセルに印加
する。

同様に、バッファ回路１９０は記憶値と計数値を比較す
る時カウンタ２００の計数値をバッファリングし、タイ
ミング信号ＴＢのハイレベル期間で動作し、記憶セルの
１列につき２本のデータ入出力線に対し計数値を出力す
る。

第２のバッファ回路１９０は、ｌ０個のインバータＩ１
１〜■２゜とｌ０個のトランジスタテ２１〜Ｔ３０とに
より構成され、インバータＬａ〜工２゜の出力は、各ビ
ットに対応するカウンタ２００のカウント信号を反転し
、各ＣＡＭセルに入力データ・バ、−信号ｉとして印加
する。インバータＬ＋〜Ｌｓは、インバータＩｌｌ〜Ｉ
２゜によって反転した計数値を再び反転し、入力データ
信号りとして各ＣＡＭセルに印加する。トランジスタテ
２１〜Ｔ３０はカウント値をＣＡＭセルに印加するタイ
ミングの制御ゲートであり、タイミング信号ＴＢのハイ
レベル期間オンし計数値を入力データ信号りとして、ま
た計数値の反転値を入力データ・バー信号百として各Ｃ
ＡＭセルに印加する。

従って、タイミング信号ＴＡのハイレベル期間中は、Ｃ
ＰＵｌ０Ｉがコンベアレジスタに対してデータアクセス
を行なうＣＰＵステージとなり、マタタイミング信号Ｔ
Ｂのハイレベル期間中は、カウンタ２００の計数値とコ
ンベアレジスタに記憶した比較値を比較する比較ステー
ジとして規定される。

また、前述したようにコンベアレジスタブロック１５０
は複数のＣＡＭセルにマトリクス構造の配置によること
から、比較ステージにおいて各コンベアレジスタに設定
した比較値とカウンタ２００の計数値の比較動作を同時
に行うことが可能となる。

以上、ＰＷＭ信号発生器において、比較機能を有し、か
つ比較値を記憶する記憶素子（ＣＡＭセル）をマトリク
ス構造に配置することにより、複数のコンベアレジスタ
が形成可能となる。従って、バッファ回路とカウンタの
共有により、ハードウェア量を抑えた多チャンネルＰＷ
Ｍ信号発生器が構成できる。

第５図は本発明の第２の実施例を示すブロック図である
。本実施例は、多チャンネルのＢＲＭ付きＰＷＭ信号発
生器であり、第１の実施例に対して第３のバッファ回路
２１０と第２のコンベアレジスタブロック２２０とＢＲ
Ｍエンコーダ２６０と第２のカウンタ２７０とパルス制
御回路２４０とを付加した構成となっている。

第２のコンベアレジスタブロック２２０は、第１のフン
ペアレジスタブロック１５０の設定値により発生するＰ
ＷＭ信号に対しＢＲＭパルスを付加するための設定値を
記憶するレジスタアレイであり、メモリマツピングした
各々コンベアレジスタの下位２２１〜２２４から構成さ
れる。このコンベアレジスタ１５１　ｙり２２０も第１
のコンベアレジスタブロック１５０と同様に、ＣＡＭセ
ルにより構成されている。

第２のカウンタ２７０は、カウンタ２００のオーバーフ
ロー信号に同期して計数動作を行なう２進カウンタであ
り、ＥＲＭエンコーダ２６０は、カウンタ２７０の計数
値をエンコードし、比較ステージの時コンベアレジスタ
ブロック２２０に対して出力する。

パルス制御回路２４０は、コンベアレジスタブロック１
５０の各コンベアレジスタの一致信号１６１〜１６４と
コンベアレジスタブロック２２０の各コンベアレジスタ
の一致信号２２１〜２２４とカウンタ２００のオーバー
フロー信号２０１とを入力とし、ＰＷＭ信号の生成なら
びにパルス幅の引伸ばし制御を行ない、出力信号２５１
〜２５４を発生する。

各コンベアレジスタの機能及びパルス制御回路中の各信
号に対する制御は第１図と同一であるので、コンベアレ
ジスタの下位２２１に着目してビット数が４の場合の説
明をする。

なお、第１のＥＲＭ付きＰＷＭ信号発生器を動作させる
ための制御データの設定動作及び動作制御信号の発生に
ついては第１の実施例と同様であす、従ってコンベアレ
ジスタ１５１及びコンベアレジスタ２２１に対する比較
値の設定は、前述の動作制御信号に基づき両レジスタの
ビット幅の和に等しいバス幅の内部データバス１００を
介して同タイミングで行なう。

ＥＲＭエンコーダ２６０は、カウンタ２７０の計数値に
対応してコンベアレジスタの下位２２１を構成するＣＡ
Ｍセルの入力データ信号り及び入カデータバー信号百と
して印加する信号を発生しており、そのエンフード信号
の対応表は、第２表に示すとおりである。

以下余白 第　　２ 表 この表では、カウンタ２７０のカウント値を最下位ビッ
トからＧＯ＋　Ｃ１ｌ　Ｃ２１Ｃｓｓコンベアレジスタ
の下位２２１の各ビットを最下位ビットからＢｅ、　Ｅ
３ｔ、　Ｂｔ、　Ｂｓで表現している。

コンベアレジスタの下位２２１を構成する各ＣＡＭセル
は、第２図に示した様に、入力データ信号りに“１″を
、入力データノく一信号百に０″を印加することにより
、各ビット毎に“１”が記憶されていることを判定でき
る。また、入力データ信号り及び入カデータノく一信号
ｉとも１こ“１”を印加することによりＣＡＭセルに記
憶したデータを比較の対象外とすることができる。

従ってコンベアレジスタの下位２２１の第３ピツ）Ｂ３
はカウンタ２７０の計数値１，３，５゜７．９，１１，
１３，１５の時比較され、第２ピツ）Ｂ２は計数値２，
６，１０．１４の時比較され、第１ピツ）Ｂｌは計数値
４，１２の時比較され、第０ビツトＢｏは計数値８の時
比較される。

つまり第にビット目は２に回比較されるタイミングが存
在することになる。また、該当ビットのセルに１″が記
憶されていたならば、その比較タイミングで一致信号が
出力されることになる。

例えば、コンベアレジスタの下位２２１ンこ比較値とし
゛て１００ＯＢ（以下２進数の表現であることをＢで示
す）、０１００Ｂ、０ＯＩＯＢ、０００１Ｂを設定した
場合の第２のカウンタ２７０の計数値と一致信号２３１
Ａの対応関係を表すタイミング図は、第６図に示すよう
になる。

このタイミング図の一致信号２３１を発生する論理は以
下の論理式で示される。

一致信号２３１ ”　Ｇ　ｏ・Ｂ　ｓ　＋　Ｃｒ・Ｃ０・Ｂ２＋Ｃ２・Ｃ
。

・Ｃ０・Ｂ　１＋　Ｃ３・Ｃ２・Ｃ１・Ｃ０・Ｂ０従っ
て、比較値の複数ビットが論理値“１”である場合は、
前述の論理式の様に各一致信号の論理和がとられた一致
信号２３１が出力される。

第７図はＢＲＭエンコーダ２６０の回路を示すブロック
図である。このＢＲＭエンコーダ２６０は、４個のイン
バータ２１〜２３と、３個のナントゲート２４〜２６と
８個のトランジスタＴ４０〜Ｔ４７で構成される。ここ
で各信号り。〜Ｄ３はＣＡＭセルの入力データ信号り線
に接続され、信号Ｄｏ〜Ｄｓは入カデータバー信号ｒ線
に接続される信号を表している。インバータ２１は、第
２のカウンタ２７０の第０ビツトの出力信号を反転しＤ
３信号として出力する。ナントゲート２４は第０ビツト
の反転信号と第１ビツトの出力信号を入力とし論理積を
取り反転した信号をｉ丁信号として出力し、インバータ
２２は第１ビツトの出力信号を反転する。ナントゲート
２５は、第Ｏビットの反転信号と第１ビツトの反転信号
と第２ビツトの出力信号を入力とし、論理積を取り反転
した信号をＤＩ倍信号して出力する。インバータ２３は
第２ビツトの出力信号を反転する。ナントゲート２６は
、第０ビツトの反転信号と第１ビツトの反転信号と第２
ビツトの反転信号と第３ビツトの出力信号を入力とし、
論理積を取り反転した信号をＤＯ信号として出力する。

ここで、Ｄｏ〜Ｄ３信号は、ＣＡＭセルにおいて“１″
を判定させるため、常にハイレベルとなるように電源Ｖ
ＤＤに接続している。

このような回路により、第２表に示した各エンコード信
号を発生している。

また、トランジスタＴ４０〜Ｔ４７は、第２のカウンタ
２７０の計数値に対応するエンコード信号を各ＣＡＭセ
ルの入力データ信号り線及び入力データバー信号ｒ線に
対して印加するタイミングを制御するゲートであり、タ
イミング信号ＴＢのハイレベル期間中オンし、各ＣＡＭ
セルに対してエンコード信号を出力する。

第８図は第５図のパルス制御回路２４０のブロック図で
ある。このパルス制御回路２４０は、ＲＳフリップフロ
ップ３０〜３３と、アンドゲート３４〜３７と、Ｄフリ
ップフロップ３８〜４１と、オアゲート４２〜４５によ
り構成される。

ＲＳフリップフロップ３０〜３３は、カウンタ２００の
オーバーフロー信号２０１によりタイミング信号ＴＢの
立下がりエツジに同期して各々セットされ、コンベアレ
ジスタ１５１〜１５４の一致信号１６１〜１６４により
タイミング信号ＴＢの立下りエツジに同期して各々リセ
ットされる。

アンドゲート３４〜３７は、ＲＳフリップフロップ３０
〜３３の出力信号と、コンベアレジスタの下位２２１〜
２２４の一致信号２３１〜２３４を各々入力として各論
理積をとりＤフリ、プフロ。

ブ３８〜４１に対して各々出力する。

Ｄフリップフロップ３８〜４１は、アンドゲート３４〜
３７の出力信号を各々入力とし、タイミング信号ＴＢの
立下りエツジでＤ入力の前状態をラッチし次の立ち下が
りエツジまで保持する。オアゲート４２〜４５は、ＲＳ
フリップフロップ３０〜３３の出力信号とＤフリップフ
ロップ３８〜４１の出力信号を各々入力とし、その論理
和を取り、出力信号２５１〜２５４を各々出力する。

次に、第９図のタイミング図を参照してＢＲＭつｔＰＷ
Ｍ信号発生器の動作について、コンベアレジスタ１５１
の設定値がｎ１コンベアレジスタの下位２２１の設定値
が１０００Ｂの場合を説明する。

カウンタ２００は、比較ステージを示すタイミング信号
ＴＢの立下りエツジに同期して計数値のインクリメント
動作を行ない、第２のカウンタ２７０は、カウンタ２０
０のオーバーフロー信号２０１の立下りエツジに同期し
て計数値のインクリメント動作を行なう。

なお、第９図サイクルの項目におけるハツチングは比較
ステージであることを示している。

カウンタ２００がｎを計数した時の比較ステージにおい
て、コンベアレジスタの設定値と計数値の一致を検出し
、タイミング信号ＴＢのハイレベル期間中一致信号１６
１を出力する。

第２のカウンタ２７０の計数値が“０″の時、出力信号
２５１はオーバーフロー信号２０１の立下りエツジに同
期してハイレベルとなり、一致信号１６１の立下りエツ
ジに同期してロウレベルとなり、デユーティ−比（（＝
）　Ｘ　ｌ　００）　（％）のＰＷＭ信号を出力する。

次に第２のカウンタ２７０が“１″を計数し、かつカウ
ンタ２００の計数値が“０”の比較ステージにおいて、
コンベアレジスタの下位２２１の設定値と第２のカウン
タ２７０の計数値の一致を検出すると、タイミング信号
ＴＨのハイレベル期間（比較ステージ）中、一致信号Ａ
を出力し、カウンタ２００がオーバーフローするまでの
各比較ステージ毎に出力する。

カウンタ２００の計数値ｎ”の比較ステージにおいてコ
ンベアレジスタ１６０Ａの設定値ト計数値の一致の検出
による一致信号１６１が立下る時、一致信号２３１によ
り出力信号２５１のパルス幅の引伸し制御が行なわれる
。

第９図に示した様に一致信号２３１がハイレベルでかつ
ＲＳフリップフロップ３０の出力信号Ｑがハイレベルの
時、アンドゲート３４の出力はハイレベルとなり、Ｄフ
リップフロップ３８はタイミング信号ＴＢの立下りエツ
ジに同期してＤ入力の前状態をラッチし、次の立下りエ
ツジまで保持し、Ｑ信号として出力する。

従って、前述の状態において一致信号１６１がタイミン
グ信号ＴＢの立下りエツジに同期してハイレベルからロ
ウレベルに立下ると、ＲＳフリップフロップ３０はリセ
ットされ、Ｑ信号はロウレベルとなり、そのため７ンド
ゲート３４の出力信号がロウレベルとなる。この時、Ｄ
フリップフロップ３８はＤ入力の前状態ハイレベルなう
、チし次りＴＥの立下りエツジまで（出力信号２５１に
おいてハツチングで示す時間）保持し、Ｑ信号として出
力する。

従って、一致信号２３１がハイレベルで、かつ一致信号
１６１がハイレベルからロウレベルニ変化する時、出力
信号２５１は、タイミング信号ＴＢの１クロック分ハイ
レベル期間が引伸ばされる。

従って、ＢＲＭエンコーダ２６０により決定されるタイ
ミング毎に該当ビットの記憶値が“１″であれば、出力
信号は引伸ばされることになる。カウンタ２００がｍビ
ット、第１のコンベアレジスタ値がｎ、第２のカウンタ
２７０が２ビツト、第２のコンベアレジスタ値がｋの場
合、デユーティ比（（−）＋（コー了））Ｘ１００（％
）の信号２　　　　　　　　　　２　×２ を出力信号として発生するのと同じ効果をもつ。

本実施例の多チャンネルＢＲＭ付きＰＷＭ信号発生器は
、コンパレータとレジスタを比較機能を有するＣＡＭセ
ルにより構成するコンベアレジスタプロ、りとすること
により、カウンタ及びエン：ｆ　−／ヲ各１ユニ、ト付
加するだけで、多チャンネルかつ高精度のＰＷＭ信号発
生器が構成できる。

従って、チップ面積の増大によるコストアップの問題を
最小限に抑えた形で多チャンネルのＢＲＭ付きＰＷＭ信
号発生器を形成することが可能となる。

第１０図は本発明の第３の実施例を示すブロック図であ
る。本実施例の多チャンネルのＢＲＭ付きＰＷＭ信号発
生器は、第１図、第５図に対して選択回路３２０とモー
ドレジスタ３００とを付加Ｌ、ＣＡＭセルアレイより戊
る単一のコンベアレジスタブロック１５０ａとパルス制
御回路３１０が異なっている。

本実施例は、ＣＰＵ１０１に対してメモリ１０２ト同様
にバス幅８ビツトの内部データバス１００が接続され、
動作制御部１１０と動作制御レジスタ１１１を含むモー
ドレジスタ３００と、バッファ回路１３０と、コンベア
レジスタ１５０と、パルス制御回路３１０と、選択回路
３２０と、バッファ回路１９０と、ＢＲＭ’エンコーダ
２６０と、２進カウンタ２００，２７０とにより構成さ
れる。

ＣＰＵｌ０Ｉは、メモリ１０２に格納した命令を内部バ
ス１００を介してフェッチし、フェッチした命令をデコ
ードし実行することにより、設定データを内部バス１０
０を介して動作制御レジスタ１１１とモードレジスタ３
００に対して転送し設定する。動作制御部１１０は、こ
の内部に含まれる動作制御レジスタ１１１の設定データ
に基づいてＰＷＭ信号発生器の動作及びタイミングを制
御するクリア信号と基準クロ、り信号１２７と、この基
準クロック信号１２７を２分周したＣＰＵステージ信号
１２８（以下ＴＡという）と、ＣＰＵステージ信号信号
１２艮０ テージ信号１２９（以下ＴＢという）と６本のレジスタ
選択信号１２１〜１２６とを出方する。

モードレジスタ３００は３ビツト構成のレジスタであり
、ＰＷＭ信号（以下ＢＲＭパルスを付加しないＰＷＭ信
号をＰＷＭ信号という）及びＢＲＭ。

パルス付加ＰＷＭ信号の出力を指定し、第２ビツトに対
応した制御信号３０１から２ｇｏビットに対応した制御
信号３０３をパルス制御回路３１０に対して出力する。

バッファ回路１３０’＋！、ＣＰＵ１０１が命令実行に
より内部データバス１００上にのせた設定データをＴＡ
のハイレベルのタイミングでバッファリングし、コンベ
アレジスタブロック１５０ａに対して出力し、コンベア
レジスタブロック１５０ａはメモリマツピングしたＣＡ
Ｍセル構成の６個のコンベアレジスタ１５１からコンベ
アレジスタ１５６によす或す、コンベアレジスタ１５１
〜１５６は比較値を記憶し、記憶した比較値と入力デー
タとの比較を行ないデータの一致によって一致信号１６
１〜１６６を出力する。

カウンタ２００はクリア信号１２０によりカウント値“
０″にクリアされ、基準クロック信号１２７の２クロツ
ク毎に１回のインクリメント動作を行なう（以下カウン
トサイクル）。ｍビット構成の２進カウンタであり、”
２”−１″の計数値を格納している期間中にハイレベル
となるタイミング信号２１１を発生する。

カウンタ２７０は、クリア信号１２０によりカウント値
“０″にクリアされ、カウンタ２００のオーバーフロー
に同期して１回のインクリメント動作を行なうｍビット
構成の２進カウンタであり、バッファ回路１９０は、Ｔ
Ｂのハイレベルのタイミングでカウンタ２００の計数値
をバッファリングして選択回路１８０に対して出力する
。

ＢＲＭエンコーダ２６０は、ＴＢのハイレベルのタイミ
ングでカウンタ２７０の計数値をエンコードし、選択回
路３２０に対してｍビットのエンコード信号を出力し、
選択回路３２０はタイミング信号２１１がロウレベルの
期間中バッファ回路１９０の出力値を選択し、ハイレベ
ルの期間中ＢＲＭエンフーダ２６０の出力値を選択して
コンベアレジスタブロック１５０に出力する。

次に本実施例の動作説明の前に、出力可能なＰＷＭ信号
及びＢＲＭパルス付加ＰＷＭ信号の出力チャンネル数の
組合せについて、第１１図の対応図により説明する。

ＰＷＭ信号及びＢＲＭパルス付加ＰＷＭ信号の出力チャ
ンネル数の指定は、モードレジスタ３００の設定により
行う。ＰＷＭ信号は、１本のコンベアレジスタが出力す
る一致信号により生成され、ＢＲＭパルス付加ＰＷＭ信
号は２本のコンベアレジスタが出力する一致信号により
生成される。

第１１図において、本実施例のコンベアレジスタブロッ
ク１５０中の２本のコンベアレジスタが出力する一致信
号対毎に、モードレジスタ３００の各ビット設定値と出
力チャンネル数の組合せが示されている。

第１１図に示したようにモードレジスタ３００に“００
０″を設定することにより最大６チヤンネルのＰＷＭ信
号が得られ、′１１１”を設定することにより最大３チ
ヤンネルのＢＲＭパルス付加ＰＷＭ信号が得られる。ま
た、任意の２ビツトを“１″に設定することにより２チ
ヤンネルのＰＷＭ信号と２チヤンネルのＢＲＭパルス付
加ＰＷＭ信号が得られ、任意の１ビツトを“１″に設定
することにより、４チヤンネルのＰＷＭ信号と、１チヤ
ンネルのＢＲＭパルス付加ＰＷＭ信号が得られる。

従って、モードレジスタ３００の設定により、ＰＷＭ信
号と高分解能なりＲＭパルス付加ＰＷＭ信号の出力チャ
ンネル数を任意の組合せとして指定できるため、多チャ
ンネルのＢＲＭ付きＰＷＭ信号発生器の応用において汎
用性が高まる。

本実施例のＣＡＭセルは、第２図と同じであり、このＣ
ＡＭセルを行と列の構造に配置してデータ判別出力Ｃを
並列出力することに依って語として内容判定が可能なコ
ンベアレジスタ１５１からコンベアレジスタ１５６が実
現される。

第１２図は第１０図のコンベアレジスタブロック１５０
ａにおける素子配列図である。ここでＢ。かうＢ　ｓは
コンベアレジスタの第Ｏビットから第３ビツトに対応し
ており、各コンベアレジスタが４ビツト構成である場合
を示す。このレジスタブロックではＣＡＭセル配列の１
行をコンベアレジスタ１本分に対応させ、一致信号１６
１〜１６６は第１０図と同一の信号を示し、６個のトラ
ンジスタＴ３１〜Ｔ３６を用いたものである。

次に、ＰＷＭ信号及びＢＲＭパルス付加ＰＷＭ信号生成
のための回路構成及び動作については、モードレジスタ
３００の各ビット毎に対応して同一であるため、第０ビ
ツトに“０”と“１″を設定した場合について説明する
。

まず、パルス制御回路３１０の回路構成について第１３
図を用いて説明する。このパルス制御回路３１０は、パ
ルス制御ブロック３１１〜３１６とタイミング制御信号
生成ブロック３１７とで構成する。タイミング制御信号
生成ブロック３１７はタイミング信号２０１により全て
のパルス制御ブμツクに共通なＰＷＭ信号の主パルスの
セット及びリセットのタイミングを制御する信号を生威
し出力する。タイミング制御信号生成ブロック３１７は
、Ｄフリップフロップ７５．７６と、インバータ５５と
からなり、Ｄフリップフロップ７５はタイミング信号２
０１を入力しＴＢの立上りエツジで入力信号をラッチし
Ｄフリ、プフロップ７６に対して出力し１インバータ５
５は、Ｄフリップフロップ７５０反転信号を全パルス制
御ブロック３１１〜３１６に対して出力し、Ｄフリップ
フロップ７６はＴＡの立上りエツジで入力信号をラッチ
し全パルス制御ブロックに対して出力する。

パルス制御ブロック３１１〜３１３は、ＰＷＭ信号又は
ＢＲＭパルス付加ＰＷＭ信号を生成する同一構成の回路
ブロックであり、インバータ５１〜５３と、ＯＲアゲ−
６１，６２と、ＮＡＮＤゲート６４．６５と、ＡＮＤゲ
ート５９と、Ｄフリップフロップ７１．７２とから構成
される。

インバータ５１は、一致信号１６１を入力して反転信号
をＮＡＮＤゲート６４に対して出力し、ＯＲゲート６１
はＤフリップフロップ７２の出力とＤフリ、ブフロップ
７６の出力を入力とし、論理和信号をＮＡＮＤゲート６
４に対して出力する。

ＮＡＮＤゲート６４はＯＲゲート６１の出力信号とイン
バータ５１の出力信号とインバータ５５の出力信号を入
力とし、論理積信号の反転信号をＮＡＮＤゲート６５に
対して出力する。ＡＮＤゲート５９は、一致信号１６４
とモードレジスタ３００の第Ｏビットの出力信号を入力
とし、論理積信号をインバータ５２に対して出力し、イ
ンバータ５２はＡＮＤゲート５９の出力信号を入力し、
反転信号をＯＲゲート６２に対して出力し、ＯＲゲート
６２はインバータ５２の出力信号とインバータ５５の出
力信号を入力し、論理和信号をＮＡＮＤゲート６５−に
対して出力する。ＮＡＮＤゲート６５はＮＡＮＤゲート
６４の出力とＯＲゲート６２の出力を入力とし、論理積
信号の反転信号をＤフリップフロップ７１に対して出力
する。

Ｄフリップフロップ７５は、ＮＡＮＤゲート６５の出力
信号を入力し、ＴＢの立上りエツジで入力信号をラッチ
し、Ｄフリップフロップ７２に対して出力する。Ｄフリ
ップフロップ７２は、Ｄフリップフロップ７１の出力信
号を入力とし、ＴＡの立上りエツジで入力信号をラッチ
し、ＯＲゲート６１に対して出力する。

インバータ５３は、そ−ドレジスタ３００の第０ビツト
の出力信号を入力とし、反転信号をパルス制御ブロック
３１４に対して出力する。またパルス制御ブロック３１
４〜３１６はＰＷＭ信号を生成する回路ブロックであり
、同一の回路構成である。パルス制御ブロック３１４は
、インバータ５４．５６と、ＯＲゲート６３と、ＮＡＮ
Ｄゲート６６と、Ｄフリップフロップ７３．７４とによ
り構成される。

インバータ５４は、一致信号１６４を入力し、その反転
信号をＮＡＮＤゲート６６に対して出力し、オアゲート
６３はＤフリップフロップ７４の出力と、Ｄフリップフ
ロップ７６の出力を入力し論理和信号をＮＡＮＤゲート
６６に対して′出力する。ＮＡＮＤゲート６６はＯＲゲ
ート６３の出力信号とインバータ５４の出力信号とイン
バータ５５の出力信号を入力し、論理積信号の反転信号
をインバータ５６に対して出力し、インバータ５６はＮ
ＡＮＤゲート６６の出力信号を入力し、反転信号なりフ
リップフロ、デフ３に対して出力する。

Ｄフリップフロップ７３はインバータ５６の出力信号を
入力し、ＴＢの立上りエツジで入力信号をラッチし、Ｄ
フリップフロップ７４に対して出力する。Ｄフリップフ
ロ、デフ４は、Ｄフリップフロップ７３の出力信号を入
力し、ＴＡの立上りエツジで入力信号をラッチしＯＲゲ
ート６３に対して出力する。

次にＰＷＭ信号についてパルス制御回路３１０の動作を
中心に第１４図のタイミング図を参照して説明する。こ
のタイミング図では、モード−ジス３００の第Ｏビヅト
を“Ｏ”に設定し、コンベアレジスタ１５１に各々“Ｏ
″　　　ｎ”２″′−１”を設定した場合のＰＷＭ信号
の出力動作を示すタイミングチャートであり、第１３図
のパルス制御回路３１０の各信号も合せて示している。

特に、ＣＡＭセルにより構成したコンベアレジスタ１５
１の比較動作により比較値とカウンタ２００の計数値の
一致を検出するカウントサイクルについて示している。

本実施例の多チャンネルのＢＲＭ付きＰＷＭ信号発生器
を動作させるには、まずＣＰＵｌ０Ｌが予めメモリ１０
２に格納した命令をフェッチし、デコードして実行する
ことにより、比較値と制御情報と設定値を内部データバ
ス１００を介してコンベアレジスタ１５１と動作制御レ
ジスタ１１１とモードレジスタ３００とに転送して各々
データを設定する。動作制御レジスタ１１１とモードレ
ジスタ３００に対するデータの設定動作は、ＣＰＵ１０
１の命令実行によりＴＡのハイレベルのタイミングでＣ
ＰＵ　１０１が内部データバス１００を介して各々のデ
ータを書込むことにより行なう。

コンベアレジスタ１５１に対する比較値の設定動作は、
ＣＰＵｌ０Ｉの命令実行によりＣＰＵ１０１が内部デー
タバス１００にのせた比較値をＴＡのハイレベルのタイ
ミングでバッファ回路１３０を動作させて取り込むと同
時に、動作制御部１１０が出力する選択信号１２１をア
クティブトスることにより、コンベアレジスタ１５１を
選択し、バッファ回路１３０の出力をラッチさせること
により行なう。

動作制御部１１０は、動作制御レジスタ１１１の動作指
定情報を基にカウンタの動作及び基準クロック信号１２
７の選択を行ない、動作制御信号を発生すると同時にク
リア信号１２０によってカウンタ２００，２７０をクリ
アした後カウンタ２００の計数動作を開始させる。

カウンタ２００の計数値とコンベアレジスタ１５１の設
定値との比較動作は、タイミング信号２０１がロウレベ
ルの期間において選択回路３２０にバッファ回路１９０
の出力値を選択させ、ＴＢがハイレベルのタイミングに
おいてバッファ回路１９０がバッファリングしたカウン
タ２００の計数値をコンベアレジスタブロック１５０に
対して出力することにより行なう。これらが一致した場
ム　コンベアレジスタ１５１は、　一致信号１６１をパ
ルス制御回路３１０に対して出力する。

即ち、本実施例の多チャンネルのＢＲＭパルス付きＰＷ
Ｍ信号発生器は、カウンタ２００のカウントサイクルを
分割したＣＰＵステージ信号１２８と比較ステージ信号
１２９の各ノ・イレベル期間において、各々ＣＰＵ　１
０１のデータ設定動作及びカウンタ２００の計数動作と
比較動作を時分割に行なっている。

コンベアレジスタ１５１に比較値“ｎ”を設定した場合
の出力信号１７１について説明する。ここでｎ″の値は
、０＜ｎ＜２”−１であるとする。モードレジスタ３０
０の第Ｏビットが“０”に設定されているため、制御信
号３０３はロウレベルであり、従ってＯＲゲート６３１
の出力はハイレベル固定である。カウンタ２００の格納
値が“２３−１”の時、タイミング信号２０１はＴＨの
立上りエツジ同期してハイレベルとなる。タイミング信
号２０１が立下ると、インバータ５５の出力はＴＢの立
上りエツジに同期してハイレベルとなる。

また、Ｄフリップフロップ７６の出力信号は、第１４図
に示したＴｌの比較ステージにおいてハイレベルである
ため、ＯＲゲー）８１の出力がハイレベルとなる。ここ
でＤフリップフロッフ７５の出力信号はロウレベルであ
るため、インバータ５５の出力信号はハイレベル、かつ
一致信号１６１がロウレベルであるため、ＮＡＮＤゲー
ト６４の出力はロウレベルとなり、第１４図中に示した
Ｔｌの比較ステージにおいてＮＡＮＤゲート６５の出力
はハイレベルとなる。従って、次段のＤフリップフロッ
プ７１は、第１４図中に示したＴ１の比較ステージのＴ
Ｂの立上りエツジでノ・イレベルなラッチし、従って出
力信号１７は第１４図中に示したＴ１のＴＢの立上がり
エツジに同期してハイレベルとなる。

次に、カウンタ２００がカウントアツプしｎ″を計数し
て格納している時、第１４図中に示したＴ２の比較ステ
ージのＴＢの立上りエツジに同期して一致信号１６１は
ノ）イレベルとなる。

従って、第１３図のインバータ５１の出力がロウレベル
となり、ＮＡＮＤゲート６４の出力がノ）イレベルとな
るため、ＮＡＮＤゲート６５の出力はロウレベルとなる
。Ｄフリップフロップ７１は第１４図中に示したＴ２の
ＴＢの立上りエツジに同期してロウレベルをラッチする
。従って出力信号１７１は第１４図中に示したＴＤのＴ
Ｂの立上りに同期してロウレベルとなる。この動作を繰
返すことにより、デユティ−比（（’−）Ｘ１００）（
％）のＰＷＭパルスを出力信号１７１として出力する。

次に、コンベアレジスタ１５１に０″を設定した場合に
ついて説明する。この場合、第１４図中に示したＴ１の
ＴＢの立上りエツジに同期してタイミング信号２０１が
立下ると、同タイミングで一致信号１６１はハイレベル
となるため第１３図中に示したＮＡＮＤゲート６４の出
力は、ハイレベルに固定される。ここでＯＲゲート６２
の出力はハイレベル固定であるためＮＡＮＤゲート６５
の出力はロウレベルとなり、Ｄフリップフロップ７１は
第１４図中にしたＴ１のＴＢの立上りエツジに同期して
ロウレベルをラッチする。

従って、出力信号１７１はロウレベルのまま変化せず、
デユーティ比０％のＰＷＭ信号を出力する。

次に、コンベアレジスタ１５１に“２１−１″を設定し
た場合について説明する。第１４図中に示したＴＩの比
較ステージにおける出力信号１７１０セット動作につい
ては、コンベアレジスタ１５１に“ｎ”を設定した場合
と同様であるため説明を省略する。

第１４図中に示したＴ３の比較ステージにおけるＴＢの
立上りエツジに同期して、一致信号１８１とタイミング
信号２０１は同時にノ）イレベルとなり第１３図中に示
したＮＡＮＤゲート６４の出力はハイレベルとなる。こ
こでＯＲゲート６２の出力はハイレベル固定であるため
、ＮＡＮＤゲート６５の出力はロウレベルとなり、Ｄフ
リップフロップ７１は第１４図中に示したＴ３のＴＢの
立上がりエツジに同期してロウレベルをラッチし、従っ
て出力信号１７１は、ロウレベルとなる。

この動作を繰返すことにより、デユーティ比（（−Ｌ−
Ｌ）Ｘ１００）（％）のＰＷＭパルスを出力信号１７１
として出力する。

以上示した様に、コンベアレジスター５１に設定する比
較値を変える事により、１の分解能で種々のデユーティ
比を有するＰＷＭ信号が出力可能である。

また第１３図中に示したパルス制御ブロック３１１のＯ
Ｒゲート６２の出力は、モードレジスタ３００の第Ｏビ
ットが“０″で制御信号３０３がロウレベルであること
よりハイレベル固定である。

従って、パルス制御ブロック３１４のインバータ５６は
、パルス制御ブマック３１１のＮＡＮＤゲート６５と論
理的に同一の動作となる。即ち制御信号３０３がロウレ
ベルであり、ＡＮＤゲート６０の一方の入力が常にハイ
レベルとなるため、Ｄフリップフｐツブ７３の出力が出
力信号２５４として出力される。従って、パルス制御回
路３１４は、一致信号１６４によりパルス制御回路３１
１と同様に動作しＰＷＭパルスを出力信号２５４として
出力する。

なお、パルス制御回路３１１の比較動作は、全てのパル
ス制御回路において同様であり、かつコンベアレジスタ
ブロック１５０の６個のコンベアレジスタは、ＣＡＭセ
ル構成であることより比較ステージで同時に比較するこ
とが可能である。

従って、モードレジスタ３００に“０００Ｂ″を設定シ
、各々のコンベアレジスタに異なる比較値を設定するこ
とにより、異なるデユーティ比のＰＷＭ信号を同時に最
大６チヤンネル出力することが可能である。

次に、モードレジスタ３００の第０ビツトを“１”に設
定して、ＢＲＭパルス付加ＰＷＭ信号の出力動作につい
て説明する。

まｆ、ＢＲＭエンコーダ２６０が、コンベアレジスタ１
５４に対して出力するエンコード信号とカウンタ２００
の計数値との対応表は第２表と同じである。この場合、
コンベアレジスタの下位２２１をコンベアレジスタ１５
４とし、一致信号２３１を一致信号１６４とすればよく
、コンベアレジスタ１５４の各ビットを最下位ビットか
らＢＱ。

Ｂａｙ　Ｂ２．Ｂｓで表現している。酊、酊、酊。

不はＢ６と同値もしくは反転値であり、ＣＡＭセルに記
憶したデータに対して比較動作を行なわせる入力信号で
ある。これらの入力値の組合せによりコンベアレジスタ
１５４の各ビットに対する比較が可能となる。この表の
様に“Ｂａ　　１丁ン（０≦ｎ≦３）が“１″　　“１
″の時、コンベアレジスタ１５４に記憶したデータを比
較の対象外とし、′１”０”の時、コンベアレジスタ１
５４の第ｎビットの記憶データが“ｌ”であるか、どう
かを比較する。

従って、コンベアレジスタ１５４に設定した比較値の複
数ビットが論理値“１″である場合は、前述の論理式に
おいても示されるように各一致信号の論理和がとられた
一致信号１６４が出力される。次にＢＲＭパルス付加Ｐ
ＷＭ信号発生時の、ＰＷＭ信号主パルスのセット、リセ
ット判定のタイミングとＢ’ＲＭパルスを付加するか否
かの判定を行なうタイミングについての説明をする。

第１５図は第１０図の選択回路３２０の回路図であり、
最下位ビットからＢ。〜Ｂ、で表す４ビツト構成として
示している。この選択回路３２０は、インバータ５７と
ＡＮＤゲートＡ１〜Ａ　１．７の１６個のＡＮＤゲート
とＯＲゲートＡ２０〜Ａ２７の８個のＯＲゲートにより
構成される。

インバータ５７は、タイミング信号２０１を入力とし反
転信号を出力する。ＡＮＤゲー）Ａ１０〜Ａ１７の８個
のＡＮＤゲートは、ＢＲＭエンコーダ２６０の出力とタ
イミング信号２０１とを入力とし、各ビット毎の論理積
信号をＯＲゲー）ＡＤＯ〜Ａ２７の８個のＯＲゲートに
対して出力する。８個のＡＮＤゲートＡ１〜ＡＩＨ−！
、、バッファ回路１９０の出力とタイミング信号２０１
０反伝信号を入力とし、各ビット毎の論理積信号を８個
のＯＲゲートＡ２０〜Ａ２７に対して出力する。

次に、選択回路３２０の選択タイミングについて説明す
る。

ここで、各ビット毎の動作は同一であるため、ＡＮＤゲ
ー）ＡＩとＡＮＤゲートＡ１０とＯＲゲートＡ２０によ
る第３ビツトを構成する２入力値号の内のＢ３にのみ着
目して説明をする。タイミング信号２０１がハイレベル
でかつＴＢがハイレベルの時ＡＮＤゲー）ＡＩＯの出力
はＢＲＭエンコーダ２６０の出力値となる。

この時、ＡＮＤゲー）ＡＩの出力値は、タイミング信号
２０１の反転信号を入力としているためロウレベルとな
り、従ってＯＲゲートＡ２０の出力には、ＢＲＭエンコ
ーダ２６０の出力値が出力される。

タイミング信号２０１がロウレベルでかつＴＢがハイレ
ベルの時同様な動作によりオアゲート２０の出力には、
バッファ回路１９０の出力値が出力される。従って、以
上に示したタイミングにより選択回路３２０は、ＢＲＭ
エンコーダ２６０の出力値かバッファ回路１９０の出力
値を選択し、時分割にコンベアレジスタブロック１５０
に対して供給する。即ち、カウンタ２００がｏｎから“
２′″−２”まで計数する期間の比較ステージ毎にＰＷ
Ｍ信号主パルスの判定を行ない、カウンタ２００が“２
”−１”の計数値を格納する比較ステージにおいて、Ｂ
ＲＭパルスを付加するが否かの付加パルス判定を行なう
。このことによりＰＷＭ信号の主パルスに対するＢＲＭ
パルスの付加制御が可能となる。

次にモードレジスタ３００の第０ビツトを“１″に、ま
たコンベアレジスタ１５１の比較値として“２”−３”
を設定し、かつコンベアレジスタ１５４の比較値を”０
ＯＯＯＢ”と“１００ＯＢ”に設定した場合のＢＲＭパ
ルス付加ＰＷＭ信号の動作を説明する。

第１６図は、ＰＷＭ信号主パルスに対する８１Ｍパルス
の付加動作について示すタイミング図で、カウンタ２７
０の計数値が“５”及び“６”の時の主パルス判定のタ
イミングと付加パルス判定のタイミングにおける各信号
を示している。

ＰＷＭＭ号の主パルス判定についてはモードレジスタ３
００の第Ｏビットに“０”を設定した場合の説明をした
ので、以下ＢＲＭパルスの付加制御を中心に説明する。

ここでＢＲＭパルス付加ＰＷＭ信号は、第１０図中のモ
ードレジスタ３００の第Ｏビットが１″１″に設定され
、制御信号３０３がハイレベルであることによりパルス
制御ブロック３１１の出力信号１７１として得られる。

この時、パルス制御ブロック３１４の出力信号１７４は
ロウレベル固定となりＰＷＭ信号の出力が禁止されてい
る。

第１６図中に示したＴ１の主パルス判定期間において、
出力信号１７１は、カウンタ２００の計数値“Ｏ″の格
納時にノ・イレベルとなり、８１２　ｙ−３″格納時に
出力する一致信号１６１の立上りエツジに同期して、ロ
ウレベルとなる。第１６図中に示したＴ２の付加パルス
判定期間において、第１３図に示したインバータ５５の
出力がロウレベルであるため、ＮＡＮＤゲート６４の出
力はハイレベルである。この時制御信号３０３がロウレ
ベル、一致信号１６４がロウレベルであることにより、
インバータ５２の出力はハイレベルとなる。

従って、ＯＲゲート６２の出力はハイレベルとなり、Ｎ
ＡＮＤゲート６５の出力はロウレベルとなる。Ｄフリッ
プフロップ７１は、第１６図中に示したＴ２の期間中ロ
ウレベルをラッチして出力するので、出力信号１７１は
付加パルス判定期間中もロウレベルを継続する。

次に、コンベアレジスタ１５４に“１０００Ｂ”を設定
した場合について説明する。Ｔ１の主パルス判定期間に
おける出力信号２５１の動作については、００００Ｂ″
を設定した場合と同一である。Ｔ２の付加パルス判定期
間の前半（比較ステージ）において一致信号１６４がハ
イレベルとなる。この時第１３図のインバータ５５の出
力がロウレベルであることによりＮＡＮＤゲート６４の
出力はハイレベルであり、また制御信号３０３がハイレ
ベルであることよりＯＲゲート６２の出力はロウレベル
となるため、ＮＡＮＤゲート６５の出力はハイレベルと
なる。従ってＤフリップフロップ７１は、第１６図中に
示したＴ２の期間中、ハイレベルをラッチし、出力信号
１７１はハイレベルとなる。すなわち、８１Ｍパルスを
付加するタイミング（カウンタ２７０のカウント値が“
５”）の次のタイミングに出力するＰＷＭ信号の先頭の
部分に対して、カウンタ２００の１力ウントサイクル分
の８１Ｍパルスを付加することによりＰＷＭ信号の引き
伸ばし制御を行なう。従って、ＢＲＭエンコーダ２６０
により決定されるタイミング毎にコンベアレジスタ１５
４に設定した比較値の該当ビットが“１″であれば、出
力信号２５１は引伸ばされることになる。

カウンタ２００がｍビット、カウンタ２７０が２ビツト
、コンベアレジスタ１５１の設定値がｎ。

コンベアレジスタ１５４の設定値がｋの場合、デユーテ
ィ比（（−）＋（−Ｊ））　Ｘ１００２　　　　　　　
　　　　２　×　２ （％）のＰＷＭ信号を発生するのと同様の効果を有する
。

なお、モードレジスタ３００に“１１１”を設定するこ
とにより、最大３チヤンネルのＢＲＭパルス付加ＰＷＭ
信号、即ち高精度のＰＷＭ信号を出力することができる
。従って、モードレジスタ３００に設定する値に基づき
、ＰＷＭ信号及び８１Ｍパルスを付加した高精度のＰＷ
Ｍ信号を任意のチャンネル数出力することが可能となる
。

本実施例の多チャンネルのＢＲＭパルス付きＰＷＭ信号
発生器は、コンベアレジスタブロックを構成する単一の
ＣＡＭセルアレイと選択回路を有し選択回路が８１Ｍパ
ルスの付加判定のタイミングでＢＲＭエンコーダの出力
を選択し、単一のＣＡＭセルアレイに供給することによ
り分解能の異なる複数のＰＷＭ信号を同時にかつ、任意
のチャンネル数構酸で出力できる汎用性の高い多チャン
ネルのＢＲＭパルス付きＰＷＭ信号発生器を形成するこ
とが可能となる。

〔発明の効果〕

以上説明したように本発明は、ＰＷＭ信号信号発生コノ
コンパレータコンベアレジスタを比較機能を有した記憶
素子（ＣＡＭセル）の配列体として構成するコンベアレ
ジスタアレイとすることにより、ワンチップ上に構成素
子数を少なくし、ハードウェア量を抑え、コストを低く
抑えた多チャンネル型ＰＷＭ信号発生器が得られるとい
う効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
第１図のコンベアレジスタを構成するＣＡＭセルの回路
図、第３図は第１図の第１のバッファ回路１３０と第２
のバッファ回路１９０を含むコンベアレジスタブロック
１５０の素子配列図、第４図は第１図の実施例の動作タ
イミング図、第５図は本発明の第２の実施例のブロック
図、第６図は第５図のコンベアレジスタブロックの一致
信号の出力動作タイミング図、第７図は第５図のＢＲＭ
エンコーダの回路図、第８図は第５図のパルス制御回路
６３００回路図、第９図は第５図の実施例の動作タイミ
ング図、第１０図は本発明の第３の実施例のブロック図
、第１１図は第１０図のモードレジスタ１３０の設定値
の本実施例の多チャンネルのＢＲＭ付きＰＷＭ信号発生
器の出力チャンネル数対応図、第１２図は第１０図のコ
ンベアレジスタブロック１５０の素子配列図、第１３図
は第１０図のパルス制御回路１７０の回路図、第１４図
は第１０図のＰＷＭ信号の発生動作を示すタイミング図
、第１５図は第１０図の選択回路１８０の回路図、第１
６図は第１０図のＢＲＭパルス付加ＰＷＭ信号の発生動
作を示すタイミング図である。 ■、〜工、。、２１〜２３．５１〜５６．５７・−・・
・・インバータ、Ｔ１１〜Ｔ４７・・・・・・トランジ
スタ、２４〜２６．６４〜６６・・・・・・ナントゲー
ト、３０〜３３・・・・・・ＲＳラッチ、３４〜３７，
５９，６０゜Ａ１へＡ１７・・・・・・アンドゲート、
３８〜４１゜７１〜７６・・・・・・Ｄフリップフ□ツ
ブ、４２〜４５゜６１〜６３．Ａ２０〜Ａ２７・・・・
・・オアゲート、１００・・・・・・内部データバス、
１０１・・・・・・中央処理装置、１０２・・・・・・
メモリ、１１０・・・・・・動作制御部、１１１・・・
・・・動作制御レジスタ、１２０・・・・・・クリア信
号、１２１〜１２６・・・・・・選択信号、１２７・・
・・・・基準クロック信号、１２８・・・・・・ＣＰＵ
ステージ信号、１２９・・・・・・比較ステージ信号、
１３０，１９０゜２１０・・・・・・バッファ回路、１
４１〜１４４・・・・・・選択信号、１５０，２２０・
・・・・・コンベアレジスタブロック、１５１〜１５６
・・・・・・コンベアレジスタ、１６１〜１６６．２３
１〜２３４・・・・・・一致信号、１７１〜１７４・・
・・・・ＲＳＳフリップフロラフ、１８１〜１８４，２
５１〜２５６・・・・・・出力信号、２００゜２７０・
・・・・・カウンタ、２０１・・・・・・オーバーフロ
ー信号、２２１〜２２４・・・・・・コンベアレジスタ
（下位）、２４０，３１０・・・・・・パルス制御回路
、２６０・・・・・・ＢＲＭエンコーダ、３００・・・
・・・モードレジスタ、３０１〜３０３・・・・・・制
御信号、３２０・・・・・・選択回路、３１１〜３１６
・・・・・・パルス制御ブロック、３１７・・・・・・
タイミング制御信号ブロック。

Claims (2)

【特許請求の範囲】
1. （１）所定クロックを出力するパルス発生器と、このパ
   ルス発生器の出力を計数する計数器と、パルス幅変調信
   号のパルス幅を規定する比較値を記憶するレジスタと、
   これら複数のレジスタの記憶値と前記計数器のカウント
   値を比較する比較器とを各チャンネルに備え、複数のパ
   ルス幅変調信号を出力する多チャンネルのパルス幅変調
   信号発生器において、前記各レジスタおよび各比較器を
   、比較機能をもち内容によりアドレス可能な記憶素子で
   あるＣＡＭセルの配列によって構成したことを特徴とす
   る多チャンネルパルス幅変調信号発生器。
2. （２）計数器のバッファ回路が、複数周期のパルス積算
   を行うバイナリ・レート・マルチプライヤ・エンコーダ
   を含むものである請求項（１）記載の多チャンネルパル
   ス幅変調信号発生器。