JPH0364959B2 - - Google Patents
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- JPH0364959B2 JPH0364959B2 JP62291917A JP29191787A JPH0364959B2 JP H0364959 B2 JPH0364959 B2 JP H0364959B2 JP 62291917 A JP62291917 A JP 62291917A JP 29191787 A JP29191787 A JP 29191787A JP H0364959 B2 JPH0364959 B2 JP H0364959B2
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Description
［発明の目的］
（産業上の利用分野）
本発明は絶縁ゲート型電界効果トランジスタ
（MOSトランジスタも含む）を使用した半導体メ
モリーのアドレス選択用として適するアドレス選
択回路に関する。 （従来の技術） 従来、半導体メモリー用アドレス選択回路とし
て第１のデコーダ回路と第２のデコーダ回路及び
これらの第１、第２のデコーダ回路と接続された
バツフア回路を設け、装置の微細化を計る技術が
知られている。 例えば、1977年２月10日に開催された国際会議
「IEEE International Solid−State Circuits
Conference」の予稿集「DIGEST OF
TECHNICAL PAPERS」13頁に所載された回
路図を第１図に示す。 このアドレス選択回路は、５ビツトのアドレス
信号３が入力される第１のデコーダ回路１と、２
ビツトのアドレス信号４が入力される第２のデコ
ーダ回路と、これら第１、第２のデコーダ回路と
接続されたバツフア回路とから構成されている。 第１図より明らかな様に、バツフア回路は、バ
ツフア用ソースフオロワトランジスタT5を含め
て、トランジスタT5、T6、T7で構成されてい
る。ここでのアドレス選択は、トランジスタT5
のゲーヘトに入力される第１のデコーダ回路（主
デコーダ；T1〜T4、T8）の出力と、トランジス
タT5のドレインに入力されるROW ENABLE信
号と、トランジスタT7のゲートに入力される
ROW TRAP信号とトランジスタT7のドレイン
に入力される第２のデコーダ回路（副デコーダ回
路：10F4SELETION）の出力により行なわれて
いる。 （発明が解決しようとする問題点） しかしながら、第１図に示した従来のアドレス
選択回路では、第１のデコーダ回路と第２のデコ
ーダ回路の動作を考慮してROW ENABLE信号
及びROW TRAP信号を発生させる必要がある
ため、その信号発生回路が複雑化、大形化してし
まうという問題が生じる。 また、ROW ENABLE信号及びROW TRAP
信号は、最終的にアドレス選択回路及びバツフア
回路の動作を生じさせるためのものであるため、
第１のデコーダ回路及び第２のデコーダ回路の出
力が変更した後（すなわち、トランジスタT5の
ゲートの“１”／“０”が確定し、また、トラン
ジスタT6のゲートの“１”／“０”が確定した
た後）バツフア回路へ入力する必要がある。この
ため、アドレス信号が変更してからバツフア回路
が実際に動作するまでの時間は非常に長くなつて
しまう問題が生じる。 ［発明の構成］ （問題点を解決するための手段） この発明のアドレス選択回路は、少なくとも第
１及び第２のデコーダ回路とこれらに接続される
バツフア回路とを具備し、アドレス入力A1〜Ao
（ｎは自然数）のうちｉ（ｉは自然数でｉ＜ｎ）個
で第１のデコーダ回路の出力論理レベルを選択
し、ｎ−ｉ個で第２のデコーダ回路の出力論理レ
ベルを選択し、バツフア回路の選択動作を最終的
に制御する信号は第１及び第２のデコーダ回路の
うち出力の変化が遅い方の出力信号である。更に
上記回路構成により、アドレス選択状態か非選択
状態かに応じて、バツフア回路の出力端を第１あ
るいは第２の電圧供給端子と接続する。 （作用） この発明のアドレス選択回路では、第１及び第
２のデコーダ回路のうちどちらか遅い方の出力に
よつてバツフア回路の選択動作が開始し、アドレ
ス選択状態か非選択状態かに応じて、バツフア回
路の出力の出力端が第１あるいは第２の電圧供給
端子と接続される。 （実施例） 以下第２図を参照して本発明の一実施例を説明
する。図中２１は第１のデコーダ回路、２２は第
２のデコーダ回路、２３はバツフア回路である。
デコーダ２１ではＤ型負荷トランジスタ２４を、
出力端２５と電源VC間に接続し、Ｅ型トランジ
スタ２６1〜２６iを出力端２５と例えば接地との
間に並列接続し、トランジスタ２４のゲートは出
力端２５に接続し、トランジスタ２６1〜２６iの
ゲートにはアドレス入力A1〜Aiを供給する。デ
コーダ２２では、Ｄ型負荷トランジスタ２７を出
力端２８と電源VC間に接続し、Ｅ型トランジス
タ２６i+1〜２６oを出力端２８と例えば接地との
間に接続し、トランジスタ２７のゲートは出力端
２８に接続し、トランジスタ２６i+1〜２６oのゲ
ートにはアドレス入力Ai+1〜Aoを供給する。ま
た電源VCと接地間には、Ｄ型トランジスタ２９
とＥ型トランジスタ３０よりなるインバータを設
け、トランジスタ２９のゲートはインバータ出力
端３１に接続し、トランジスタ３０のゲートは端
子２８に接続する。またバツフア回路２３では、
電源VCと出力端３２との間にＩ型トランジスタ
３３、Ｄ型トランジスタ３４を直列接続し、出力
端３１，３２間にはＥ型トランジスタ３５を接続
する。また電源VCと出力端３６との間にはＩ型
トランジスタ３７、Ｄ型トランジスタ３８を直列
接続し、出力端３６と接地間にはＥ型トランジス
タ３９を接続する。トランジスタ３５，３７のゲ
ートは出力端２５に接続し、トランジスタ３８の
ゲートは出力端２８に接続し、トランジスタ３９
のゲートは出力端３２に接続する。出力端３６は
例えばセルアレイの一つの行線に接続される。 次に第２図の回路動作を説明する。この回路で
はデコーダ２１，２２の選択／非選択の組み合わ
せにより、バツフア２３の選ばれ方は以下に示す
ように４通りできる。 (1) デコーダ２１，２２共に選択された場合：端
子２５，２８共に“１”、端子３１は“０”と
なるため、端子３２は“０”となる。従つて出
力３６はトランジスタ３７，３８を介して電源
VCと接続されて“１”となり、選択状態とな
る。 (2) デコーダ２１が選択、デコーダ２２が非選択
の場合：端子２５は“１”であるが端子２８は
“０”、端子３１は“１”となり、トランジスタ
３５はカツトオフするため、端子３２は“１”
となり、出力端３６は“０”となつて非選択状
態となる。 (3) デコーダ２１が非選択、デコーダ２２が選択
された場合：端子２５が“０”、端子２８が
“１”、端子３１が“０”となり、トランジスタ
３５はカツトオフするため、端子３２は“１”、
従つて出力端３６は“０”となり、非選択状態
となる。 (4) デコーダ２１，２２が共に非選択の場合：端
子２５，２８が共に“０”、端子３１は“１”
となり、端子３２が“１”、トランジスタ３７，
３８がオフとなるため、出力端３６は“０”と
なり、非選択状態となる。 以上の動作をまとめると次表のようになる。
（MOSトランジスタも含む）を使用した半導体メ
モリーのアドレス選択用として適するアドレス選
択回路に関する。 （従来の技術） 従来、半導体メモリー用アドレス選択回路とし
て第１のデコーダ回路と第２のデコーダ回路及び
これらの第１、第２のデコーダ回路と接続された
バツフア回路を設け、装置の微細化を計る技術が
知られている。 例えば、1977年２月10日に開催された国際会議
「IEEE International Solid−State Circuits
Conference」の予稿集「DIGEST OF
TECHNICAL PAPERS」13頁に所載された回
路図を第１図に示す。 このアドレス選択回路は、５ビツトのアドレス
信号３が入力される第１のデコーダ回路１と、２
ビツトのアドレス信号４が入力される第２のデコ
ーダ回路と、これら第１、第２のデコーダ回路と
接続されたバツフア回路とから構成されている。 第１図より明らかな様に、バツフア回路は、バ
ツフア用ソースフオロワトランジスタT5を含め
て、トランジスタT5、T6、T7で構成されてい
る。ここでのアドレス選択は、トランジスタT5
のゲーヘトに入力される第１のデコーダ回路（主
デコーダ；T1〜T4、T8）の出力と、トランジス
タT5のドレインに入力されるROW ENABLE信
号と、トランジスタT7のゲートに入力される
ROW TRAP信号とトランジスタT7のドレイン
に入力される第２のデコーダ回路（副デコーダ回
路：10F4SELETION）の出力により行なわれて
いる。 （発明が解決しようとする問題点） しかしながら、第１図に示した従来のアドレス
選択回路では、第１のデコーダ回路と第２のデコ
ーダ回路の動作を考慮してROW ENABLE信号
及びROW TRAP信号を発生させる必要がある
ため、その信号発生回路が複雑化、大形化してし
まうという問題が生じる。 また、ROW ENABLE信号及びROW TRAP
信号は、最終的にアドレス選択回路及びバツフア
回路の動作を生じさせるためのものであるため、
第１のデコーダ回路及び第２のデコーダ回路の出
力が変更した後（すなわち、トランジスタT5の
ゲートの“１”／“０”が確定し、また、トラン
ジスタT6のゲートの“１”／“０”が確定した
た後）バツフア回路へ入力する必要がある。この
ため、アドレス信号が変更してからバツフア回路
が実際に動作するまでの時間は非常に長くなつて
しまう問題が生じる。 ［発明の構成］ （問題点を解決するための手段） この発明のアドレス選択回路は、少なくとも第
１及び第２のデコーダ回路とこれらに接続される
バツフア回路とを具備し、アドレス入力A1〜Ao
（ｎは自然数）のうちｉ（ｉは自然数でｉ＜ｎ）個
で第１のデコーダ回路の出力論理レベルを選択
し、ｎ−ｉ個で第２のデコーダ回路の出力論理レ
ベルを選択し、バツフア回路の選択動作を最終的
に制御する信号は第１及び第２のデコーダ回路の
うち出力の変化が遅い方の出力信号である。更に
上記回路構成により、アドレス選択状態か非選択
状態かに応じて、バツフア回路の出力端を第１あ
るいは第２の電圧供給端子と接続する。 （作用） この発明のアドレス選択回路では、第１及び第
２のデコーダ回路のうちどちらか遅い方の出力に
よつてバツフア回路の選択動作が開始し、アドレ
ス選択状態か非選択状態かに応じて、バツフア回
路の出力の出力端が第１あるいは第２の電圧供給
端子と接続される。 （実施例） 以下第２図を参照して本発明の一実施例を説明
する。図中２１は第１のデコーダ回路、２２は第
２のデコーダ回路、２３はバツフア回路である。
デコーダ２１ではＤ型負荷トランジスタ２４を、
出力端２５と電源VC間に接続し、Ｅ型トランジ
スタ２６1〜２６iを出力端２５と例えば接地との
間に並列接続し、トランジスタ２４のゲートは出
力端２５に接続し、トランジスタ２６1〜２６iの
ゲートにはアドレス入力A1〜Aiを供給する。デ
コーダ２２では、Ｄ型負荷トランジスタ２７を出
力端２８と電源VC間に接続し、Ｅ型トランジス
タ２６i+1〜２６oを出力端２８と例えば接地との
間に接続し、トランジスタ２７のゲートは出力端
２８に接続し、トランジスタ２６i+1〜２６oのゲ
ートにはアドレス入力Ai+1〜Aoを供給する。ま
た電源VCと接地間には、Ｄ型トランジスタ２９
とＥ型トランジスタ３０よりなるインバータを設
け、トランジスタ２９のゲートはインバータ出力
端３１に接続し、トランジスタ３０のゲートは端
子２８に接続する。またバツフア回路２３では、
電源VCと出力端３２との間にＩ型トランジスタ
３３、Ｄ型トランジスタ３４を直列接続し、出力
端３１，３２間にはＥ型トランジスタ３５を接続
する。また電源VCと出力端３６との間にはＩ型
トランジスタ３７、Ｄ型トランジスタ３８を直列
接続し、出力端３６と接地間にはＥ型トランジス
タ３９を接続する。トランジスタ３５，３７のゲ
ートは出力端２５に接続し、トランジスタ３８の
ゲートは出力端２８に接続し、トランジスタ３９
のゲートは出力端３２に接続する。出力端３６は
例えばセルアレイの一つの行線に接続される。 次に第２図の回路動作を説明する。この回路で
はデコーダ２１，２２の選択／非選択の組み合わ
せにより、バツフア２３の選ばれ方は以下に示す
ように４通りできる。 (1) デコーダ２１，２２共に選択された場合：端
子２５，２８共に“１”、端子３１は“０”と
なるため、端子３２は“０”となる。従つて出
力３６はトランジスタ３７，３８を介して電源
VCと接続されて“１”となり、選択状態とな
る。 (2) デコーダ２１が選択、デコーダ２２が非選択
の場合：端子２５は“１”であるが端子２８は
“０”、端子３１は“１”となり、トランジスタ
３５はカツトオフするため、端子３２は“１”
となり、出力端３６は“０”となつて非選択状
態となる。 (3) デコーダ２１が非選択、デコーダ２２が選択
された場合：端子２５が“０”、端子２８が
“１”、端子３１が“０”となり、トランジスタ
３５はカツトオフするため、端子３２は“１”、
従つて出力端３６は“０”となり、非選択状態
となる。 (4) デコーダ２１，２２が共に非選択の場合：端
子２５，２８が共に“０”、端子３１は“１”
となり、端子３２が“１”、トランジスタ３７，
３８がオフとなるため、出力端３６は“０”と
なり、非選択状態となる。 以上の動作をまとめると次表のようになる。
【表】
しかしてパワーダウン時（チツプ非選択時でパ
ワーを極小化する時）には、すべてのアドレス入
力A1〜Ao（正信号、反転信号を含む）を“０”、
信号CLを“０”とすれば、端子２５，２８は共
に“１”、端子３１は“０”となり、端子３２は
“０”、従つて出力端３６は“１”となり、この選
択回路の消費電流は、Ｉ型トランジスタ３３のリ
ーク分と、Ｄ型トランジスタ２９で流れる電流の
みである。このトランジスタ２９においてもパワ
ーダウンしたい場合には、該トランジスタ２９の
ドレインと電源VCとの間にトランジスタ３３の
ようなＩ型トランジスタを介挿すればよい。 第３図は、第２図のアドレス数ｎ＝６、ｉ＝４
とした場合の具体例である。この場合第１のデコ
ーダ２１の数は24＝16個、第２のデコーダ２２の
数は22＝４個、バツフア回路２３及びその出力端
子（行線）は26＝64個となるが、第３図では第１
のデコーダ２１ １個分について示してある。こ
こでデコーダ２２とバツフア２３は複数個用いる
が、それぞれ構成は対応するので、対応個所には
同一符号を用い、適宜添付のみ変えて重複する説
明は省略する。第２図の場合と相異するのは、バ
ツフア２３1〜２３4のトランジスタ３４1〜３４4
のドレインをすべてトランジスタ３３のソースに
共通接続していることであるが、この方がレイア
ウト上好都合であり、意味は全く同じである。ま
たこの回路における動作波形図の一例を第４図に
示す。この回路の場合、アドレス入力A1、1〜
Ai、iとAi+1、i+1〜Ao、oの信号選択でバツ
フア２３1，２３2，…を選択するものである。 ここで、バツフア回路２３が選択される場合を
考えると、第３図から明らかな様にデコーダ２１
及びデコーダ２２は直接アドレス入力によつて制
御されるのでアドレス入力の入るタイミングによ
つて出力の変化が決定する。実際には、アドレス
入力にはタイミングのずれが生じるため、デコー
ダ２１及びデコーダ２２の出力にはタイミング差
が生じる。従つて、このデコーダ２１及びデコー
ダ２２によつて直接制御されるバツフア回路２３
が選択されるスピードは、デコーダ２１あるいは
デコーダ２２のうちどちらか遅い方の出力によつ
て決まる。 一般に微細高密度化されたメモリーでは、デコ
ーダ部で多くのパワーを消費し、またパターンレ
イアウトも困難となるが、本実施例の如き構成と
すれば、アドレス選択回路の出力端子64個に対
し、第１のデコーダ数は16個と個数が1/4となり、
パワーを低減できると共に、素子数の減少でパタ
ーンレイアウト上も都合が良くなる。また第２の
デコーダ２２1〜２２4は適宜セルアレイの周辺部
のすき間にレイアウトできるため、デコーダブロ
ツクを小さく形成でき、チツプサイズの縮少化に
役立つ。なお本実施例では第２のデコーダ数を４
個のみとしたが、これはパワー及びレイアウトの
都合で決まるもので、特に上記個数に制限される
ものではない。 第５図は本発明の他の実施例であり、これは、
第２のデコーダ２２の正出力、反転出力はこの図
の如く別々のNOR回路で得ても意味は全く同じ
であることを示したものである。 第６図は本発明の更に他の実施例を示すもので
あり、これはパワーダウン時に出力端子（行線）
３６が“０”となる場合の例である。即ち第１の
デコーダ２１′の負荷トランジスタ２４′のドレイ
ンと電源VCとの間に、信号CLをゲート入力とす
るＩ型トランジスタ５１を介挿し、バツフア２
３′のインバータの負荷トランジスタ３４′のドレ
インを直接電源VCに接続したものである。この
回路の読み出し動作時は、第２図の場合と全く同
様である。パワーダウン時アドレスA1〜Aiのす
べてを“１”に、Ai+1〜Aoのすべてを“０”に、
信号CLを“０”とすれば、端子２５は“０”、端
子３２，２８は“１”、出力端子３６は“０”と
なる。但しこの場合は、第２図の場合と比較する
と、スピードは若干遅くなるものである。 なお本発明は上記実施例のみに限定されるもの
ではなく、例えば第１、第２のデコーダでバツフ
ア回路を選択したのを、２個以上のデコーダで選
択するようにしてもよい。また実施例ではアドレ
ス入力A1〜Aiを用いた側を第１のデコーダ、
Ai+1〜Aoを用いた側を第２のデコーダとしたが、
その逆の関係としてもよい。またアドレス選択時
A1〜Aoで2n個のアドレスを全て選択するように
したが、アドレス数が丁度2nでない場合（2n個に
満たない）でも本発明を適用できる。また回路素
子例えば負荷素子Ｄ型トランジスタのみでなく、
Ｅ型トランジスタ、Ｉ型トランジスタで構成して
もよい等、種々の応用が可能である。 以上説明した如く本発明によれば、デコーダの
回路数及び素子数が低減できるため、低電力化及
びパターンレイアウトの微細高密度化が可能とな
るアドレス選択回路が提供できるものである。 更に、本発明によれば、アドレス信号が変化す
ればその変化が直接バツフア回路へ伝達されるの
で、最後のアドレス入力が確定すれば極めて短時
間でバツフア回路の出力が決まるので、高速のア
ドレス選択動作が達成出来る。
ワーを極小化する時）には、すべてのアドレス入
力A1〜Ao（正信号、反転信号を含む）を“０”、
信号CLを“０”とすれば、端子２５，２８は共
に“１”、端子３１は“０”となり、端子３２は
“０”、従つて出力端３６は“１”となり、この選
択回路の消費電流は、Ｉ型トランジスタ３３のリ
ーク分と、Ｄ型トランジスタ２９で流れる電流の
みである。このトランジスタ２９においてもパワ
ーダウンしたい場合には、該トランジスタ２９の
ドレインと電源VCとの間にトランジスタ３３の
ようなＩ型トランジスタを介挿すればよい。 第３図は、第２図のアドレス数ｎ＝６、ｉ＝４
とした場合の具体例である。この場合第１のデコ
ーダ２１の数は24＝16個、第２のデコーダ２２の
数は22＝４個、バツフア回路２３及びその出力端
子（行線）は26＝64個となるが、第３図では第１
のデコーダ２１ １個分について示してある。こ
こでデコーダ２２とバツフア２３は複数個用いる
が、それぞれ構成は対応するので、対応個所には
同一符号を用い、適宜添付のみ変えて重複する説
明は省略する。第２図の場合と相異するのは、バ
ツフア２３1〜２３4のトランジスタ３４1〜３４4
のドレインをすべてトランジスタ３３のソースに
共通接続していることであるが、この方がレイア
ウト上好都合であり、意味は全く同じである。ま
たこの回路における動作波形図の一例を第４図に
示す。この回路の場合、アドレス入力A1、1〜
Ai、iとAi+1、i+1〜Ao、oの信号選択でバツ
フア２３1，２３2，…を選択するものである。 ここで、バツフア回路２３が選択される場合を
考えると、第３図から明らかな様にデコーダ２１
及びデコーダ２２は直接アドレス入力によつて制
御されるのでアドレス入力の入るタイミングによ
つて出力の変化が決定する。実際には、アドレス
入力にはタイミングのずれが生じるため、デコー
ダ２１及びデコーダ２２の出力にはタイミング差
が生じる。従つて、このデコーダ２１及びデコー
ダ２２によつて直接制御されるバツフア回路２３
が選択されるスピードは、デコーダ２１あるいは
デコーダ２２のうちどちらか遅い方の出力によつ
て決まる。 一般に微細高密度化されたメモリーでは、デコ
ーダ部で多くのパワーを消費し、またパターンレ
イアウトも困難となるが、本実施例の如き構成と
すれば、アドレス選択回路の出力端子64個に対
し、第１のデコーダ数は16個と個数が1/4となり、
パワーを低減できると共に、素子数の減少でパタ
ーンレイアウト上も都合が良くなる。また第２の
デコーダ２２1〜２２4は適宜セルアレイの周辺部
のすき間にレイアウトできるため、デコーダブロ
ツクを小さく形成でき、チツプサイズの縮少化に
役立つ。なお本実施例では第２のデコーダ数を４
個のみとしたが、これはパワー及びレイアウトの
都合で決まるもので、特に上記個数に制限される
ものではない。 第５図は本発明の他の実施例であり、これは、
第２のデコーダ２２の正出力、反転出力はこの図
の如く別々のNOR回路で得ても意味は全く同じ
であることを示したものである。 第６図は本発明の更に他の実施例を示すもので
あり、これはパワーダウン時に出力端子（行線）
３６が“０”となる場合の例である。即ち第１の
デコーダ２１′の負荷トランジスタ２４′のドレイ
ンと電源VCとの間に、信号CLをゲート入力とす
るＩ型トランジスタ５１を介挿し、バツフア２
３′のインバータの負荷トランジスタ３４′のドレ
インを直接電源VCに接続したものである。この
回路の読み出し動作時は、第２図の場合と全く同
様である。パワーダウン時アドレスA1〜Aiのす
べてを“１”に、Ai+1〜Aoのすべてを“０”に、
信号CLを“０”とすれば、端子２５は“０”、端
子３２，２８は“１”、出力端子３６は“０”と
なる。但しこの場合は、第２図の場合と比較する
と、スピードは若干遅くなるものである。 なお本発明は上記実施例のみに限定されるもの
ではなく、例えば第１、第２のデコーダでバツフ
ア回路を選択したのを、２個以上のデコーダで選
択するようにしてもよい。また実施例ではアドレ
ス入力A1〜Aiを用いた側を第１のデコーダ、
Ai+1〜Aoを用いた側を第２のデコーダとしたが、
その逆の関係としてもよい。またアドレス選択時
A1〜Aoで2n個のアドレスを全て選択するように
したが、アドレス数が丁度2nでない場合（2n個に
満たない）でも本発明を適用できる。また回路素
子例えば負荷素子Ｄ型トランジスタのみでなく、
Ｅ型トランジスタ、Ｉ型トランジスタで構成して
もよい等、種々の応用が可能である。 以上説明した如く本発明によれば、デコーダの
回路数及び素子数が低減できるため、低電力化及
びパターンレイアウトの微細高密度化が可能とな
るアドレス選択回路が提供できるものである。 更に、本発明によれば、アドレス信号が変化す
ればその変化が直接バツフア回路へ伝達されるの
で、最後のアドレス入力が確定すれば極めて短時
間でバツフア回路の出力が決まるので、高速のア
ドレス選択動作が達成出来る。
第１図は従来のアドレス選択回路図、第２図は
本発明の一実施例の回路図、第３図は同回路を実
際の使用に供した場合の具体例を示す回路図、第
４図は同回路の動作を示す信号波形図、第５図、
第６図は本発明の他の実施例を示す回路図であ
る。 ２１……第１のデコーダ回路、２２……第２の
デコーダ回路、２３……バツフア回路、３６……
アドレス選択回路出力端。
本発明の一実施例の回路図、第３図は同回路を実
際の使用に供した場合の具体例を示す回路図、第
４図は同回路の動作を示す信号波形図、第５図、
第６図は本発明の他の実施例を示す回路図であ
る。 ２１……第１のデコーダ回路、２２……第２の
デコーダ回路、２３……バツフア回路、３６……
アドレス選択回路出力端。
Claims (1)
- １ アドレス入力A1〜Aoで2n（ｎは自然数）個以
内のアドレス選択を行なうアドレス選択回路にお
いて、少なくとも第１のデコーダ回路と第２のデ
コーダ回路と前記第１及び第２のデコーダ回路に
接続されるバツフア回路とを具備し、前記第１、
第２のデコーダ回路はそれぞれ第１の電圧供給端
子と第２の電圧供給端子間に設られ、前記第１の
デコーダ回路はｉ（ｉは自然数でｉ＜ｎ）個のア
ドレス入力で出力論理レベルを選択し、前記第２
のデコーダ回路はｎ−ｉ個のアドレス入力で複数
の出力論理の組み合せを選択し、前記バツフア回
路の選択動作を最終的に制御する信号は前記第１
のデコーダ回路と前記第２のデコーダ回路のうち
出力の変化が遅い方の出力信号であり、アドレス
選択状態ではこのバツフア回路の出力端と第１の
電圧供給端子を接続し、アドレス非選択状態では
このバツフア回路の出力端と第２の電圧供給端子
とを接続することを特徴とするアドレス選択回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291917A JPS63276786A (ja) | 1987-11-20 | 1987-11-20 | アドレス選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291917A JPS63276786A (ja) | 1987-11-20 | 1987-11-20 | アドレス選択回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54128392A Division JPS6032913B2 (ja) | 1979-10-04 | 1979-10-04 | アドレス選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63276786A JPS63276786A (ja) | 1988-11-15 |
| JPH0364959B2 true JPH0364959B2 (ja) | 1991-10-09 |
Family
ID=17775131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62291917A Granted JPS63276786A (ja) | 1987-11-20 | 1987-11-20 | アドレス選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63276786A (ja) |
-
1987
- 1987-11-20 JP JP62291917A patent/JPS63276786A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63276786A (ja) | 1988-11-15 |
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