JPH0365020A - 過電流保護回路と半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）産業上の利用分野 本発明は、負荷である回路を過電流から保護するように
したデプレッション形電界効果半導体による過電流保護
回路および半導体装置に関するものである。

（２）従来の技術 負荷に直列に接続して過電流から負荷を保護する装置と
して、ヒユーズやブレーカ−１また、トランジスターや
サイリスター等の保護回路が使用されている。ヒユーズ
は、過電流が流れると溶断するため、そのたびに、交換
しなければならない。

ブレーカ−は、遮断速度が遅いため、速動性を必要とす
る回路には使用できない。トランジスターやサイリスタ
ー等の保護回路は、負荷に直列に接続するだけではなく
、この保護回路を動かすための別電源が必要である。ま
た、別電源を必要としない場合は、この保護回路を定電
圧回路や定電流回路と同じように、負荷に並列に接続し
なければならない。これらのために、この保護回路は、
ヒユーズやブレーカ−のように、必要なところに簡単に
、負荷と直列に取り付けることができない。

（３）発明の目的 本発明は、ヒユーズやブレーカ−のように、必要なとこ
ろに簡単に負荷と直列に取り付けることができ、過電流
が流れるたびに交換する必要がなく、遮断特性を負荷に
あわせて、速動形にも、遅延形にもでき、別電源を必要
としない、Ｎ型・Ｐ型のデプレッション形電界効果半導
体による過電流保護回路と、その半導体装置を提供する
を目的とする。

（４）発明の概要 本発明は、デプレッション形（接合形、絶縁ゲート形と
も）電界効果半導体による過電流保護回路とその半導体
装置である。過電流保護回路の概要を説明する。Ｎ型デ
プレッション形電界効果半導体（以下Ｎ型ＤＦＥＴと略
す）のソースと、Ｐ型デプレッション形電界効果半導体
（以下Ｐ型ＤＦＥＴと略す）のソースとを接続し、Ｐ型
ＤＦＥＴのゲートは、抵抗を通じて、または、直接にＮ
型ＤＦＥＴのドレインに、そして、Ｎ型ＤＦＥＴのゲー
トは、コンデンサーを通じてＮ型ＤＦＥＴのドレインに
接続し、抵抗を通じてＰ型ＤＦＥＴのドレインに接続す
る。この接続により、Ｎ型ＤＦＥＴにおける電位差は、
Ｐ型ＤＦＥＴのゲート電圧になり、Ｐ型ＤＦＥＴにおけ
る電位差は、Ｎ型ＤＦＥＴのゲート電圧になる。Ｎ型Ｄ
ＦＥＴのドレインにプラス、Ｐ型ＤＦＥＴのドレインに
マイナスの電圧がかかり、その電圧が徐々に大きくなる
と、Ｎ型ＤＦＥＴとＰ型ＤＦＥＴを流れる電流は、少し
ずつ大きくなる。電圧が大きくなり、電流がある値以上
に大きくなり、Ｎ型・Ｐ型ＤＦＥＴにおける電位差があ
る値以上に大きくなると、Ｎ型・Ｐ型ＤＦＥＴのゲート
電圧が大きくなるために、Ｎ型・Ｐ型ＤＦＥＴは、電流
をおさえるようになる。電圧がより大きくなると、Ｎ型
・Ｐ型ＤＦＥＴにおける電位差は更に大きくなり、Ｎ型
・Ｐ型ＤＦＥＴのゲート電圧がもっと大きくなり、電流
は減少する。電圧がもっとより大きくなると、ゲート電
圧がより大きくなり、電流がより減少する。これが繰り
返され、電流は遮断される。このように、この過電流保
護回路は、Ｎ型ＤＦＥＴにおける電位差が、Ｐ型ＤＦＥ
Ｔのゲート電圧になり、Ｐ型ＤＦＥＴにおける電位差が
Ｎ型ＤＦＥＴのゲート電圧になることによって、Ｎ型Ｄ
ＦＥＴとＰ型ＤＦＥＴとが相補的に作用し合って過電流
（異常電流）を遮断する。そして、遮断特性を連動性に
、あるいは、遅延性にするためのコンデンサーをゲート
に接続し、負荷に直列に接続することによって、負荷を
過電流から保護する過電流保護回路である。

そして、また別の回路では、Ｎ型ＤＦＥＴのゲートは、
コンデンサーを通じてＮ型ＤＦＥＴのドレインに接続し
、抵抗を通じてＰ型ＤＦＥＴのドレインに接続する。Ｐ
型ＤＦＥＴのゲートは、抵抗を通じてＰ型ＤＦＥＴのド
レインに接続し、ダイオードを通じてＮ型ＤＦＥＴのド
レインに接続する。ダイオードは、順方向電圧がだいた
い０．３ｖ、　ｏ、４ｖ　（以下約０．４Ｖと略す）ぐ
らいから、少しずつ電流を通すようになる。従って、ダ
イオードは、順方向電圧が約０．４Ｖ以下では不導通状
態で、約０．４Ｖ以上では導通状態になる。このため、
ダイオードの順方向電圧が約０．４Ｖになるまでは、Ｐ
型ＤＦＥＴのゲートは、Ｐ型ＤＦＥＴのドレインに接続
されていることになり、Ｐ型ＤＦＥＴは、Ｐ型ＤＦＥＴ
のゲートがＮ型ＤＦＥＴのドレインに接続されている時
の飽和電流より大きい電流を流すことができる。そして
、ダイオードの順方向電圧が、約０．４Ｖ以上になると
、Ｐ型ＤＦＥＴのゲートはＮ型ＤＦＥＴのドレインに接
続されたことになり、Ｐ型ＤＦＥＴは、電流を徐々に減
少する。その後、Ｎ型ＤＦＥＴのドレインとＰ型ＤＦＥ
Ｔのドレイ−ンとにかかる電圧が、さらに大きくなると
、Ｎ型ＤＦＥＴにおける電位差がＰ型ＤＦＥＴのゲート
電圧になり、Ｐ型ＤＦＥＴにおける電位差がＮ型ＤＦＥ
Ｔのゲート電圧になることによって、Ｎ型ＤＦＥＴとＰ
型ＤＦＥＴが相補的に作用し合って過電流を遮断する。

そして、遮断特性を速動性、あるいは、遅延性にするた
めのコンデンサーをゲートに接続し、負荷に直列に接続
することによって、負荷を過電流から保護する過電流保
護回路である。そして、その半導体装置である。

（５）発明の実施例 本発明を実施例により、詳細に説明する。接合形電界効
果半導体による保護回路の１実施例を、第１図により説
明する。Ｎ型接合形電界効果半導体（以下Ｎ型ＪＦＥＴ
と略す）ｌのソースとＰ型接合形電界効果半導体（以下
Ｐ型ＪＦＥＴと略す）２のソースとを接続する。Ｎ型Ｊ
ＦＥＴＩのゲート線、コンテンサー３を通じてＮ型ＪＦ
ＥＴＩのドレインに接続し、抵抗４を通じてＰ型ＪＦＥ
Ｔ２のドレインに接続する。Ｐ型ＪＦＥＴ２のゲートは
、抵抗５を通じて、あるいは、直接にＮ型ＪＦＥＴＩの
ドレインに接続する。この接続により、Ｎ型ＪＦＥＴＩ
における電位差は、Ｐ型ＪＦＥＴ２のゲート電圧になり
、Ｐ型ＪＦＥＴ２における電位差は、Ｎ型ＪＦＥＴＩの
ゲート電圧になる。

Ｎ型ＪＦＥＴＩのドレインにプラス、Ｐ型ＪＦＥＴ２の
ドレインをマイナスとして、Ｎ型ＪＦＥＴ１のドレイン
とＰ型ＪＦＥＴ２のドレインとの間（以下Ａ−Ｂ間と略
す）にかがる電圧ｖＡＢが徐々に大きくなると、Ｎ型Ｊ
ＦＥＴＩとＰ型ＪＦＥＴ２を流れる電流■は、少しずつ
大きくなる。電圧ＶＡＢがある値になるまでは、電流Ｉ
は大きくなるが、電圧ＶＡ！ｌがある値以上に大きくな
った場合Ｎ型ＪＦＥＴＩにおける電位差が大きくなると
、Ｐ型ＪＦＥＴ２のゲート電圧は大きくなり、また、Ｐ
型ＪＦＥＴ２における電位差が大きくなると、Ｎ型ＪＦ
ＥＴＩのゲート電圧は大きくなり、Ｎ型ＪＦＥＴＩとＰ
型ＪＦＥＴ２とは飽和して、電流をおさえるようになる
。Ａ−Ｂ間の電圧ＶＡＮが更に大きくなると、Ｎ型ＪＦ
ＥＴＩとＰ型ＪＦＥＴ２における電位差はより大きくな
り、Ｎ型ＪＦＥＴ１とＰ型ＪＩＦＥＴ２のゲート電圧が
もっと大きくなって、電流は減少する。そして、電圧ｖ
ＡＢがもっとより大きくなると、ゲート電圧がより大き
くなり、電流がより減少する。これが繰り返され、電流
Ｉは遮断される。このように、この過電流保護回路は、
Ｎ型ＪＦＥＴＩとＰ型ＪＦＥＴ２とが相補的に作用し合
って過電流（異常電流）を遮断する。第９図は、Ａ−Ｂ
間の電圧ｖＡ！ｌを横軸に、電流■を縦軸に、遮断特性
の概略を示している。

Ｎ型ＪＦＥＴＩとＰ型ＪＦＥＴ２の半導体特性（コンダ
クタンス、ピンチオフ電圧等）を変えることにより、遮
断特性を（ア）（Ｄ（つ）のように変えることができる
。

負荷回路の電源投入時、負荷回路には、突入電流が流れ
るが、保護回路には、その突入電流を遮断せずに流す、
ある範囲の遅延性が必要である。

また、正常電流が流れている時、短時間のパルス状の異
常電流が、負荷回路に流れた場合にも、ある時間以下の
、ある値以下の許容される異常電流は、遮断せず流すこ
とができ、許容されない異常電流は遮断することができ
る遮断特性が必要である。コンデンサーを接続すること
により、コンデンサーと直列に接続する抵抗とによる時
定数によって、その遮断時間を調整することができる。

Ｎ型ＪＦＥＴＩのゲートは、コンデンサー３によってＮ
型ＪＦＥＴＩのドレインに接続し、抵抗４によってＰ型
ＪＦＥＴ２のドレインに接続されている。いま、負荷回
路に電源投入時の突入電流や、コンデンサーと抵抗によ
る時定数以内の、許容される異常電流が流れるとき、Ｎ
型ＪＦＥＴＩのゲートはコンデンサー３によって、Ｎ型
ＪＦＥＴ１のドレインに接続されているために、突入電
流や異常電流が流れても、Ｎ型ＪＦＥＴＩは遮断せず、
そして、Ｎ型ＪＦＥＴＩのドレインとソース間の電圧降
下が小さいために、Ｐ型ＪＦＥＴ２のゲート電圧は小さ
く、Ｐ型ＪＦＥＴ２も遮断しない。コンデンサーと抵抗
による時定数以上の異常電流が流れると、Ｎ型ＪＦＥＴ
Ｉのゲートは、Ｐ型ＪＦＥＴ２のドレインに接続された
ことになり、Ｎ型ＪＦＥＴＩとＰ型ＪＦＥＴ２とが、相
補的に作用し合っ、て異常電流を遮断する。

コンデンサーは、Ｐ型ＪＦＥＴ２のゲートに接続するこ
ともできるし、Ｎ型ＪＦＥＴＩとＰ型ＪＦＥＴ２の両方
のゲートに接続することもできる。

コンデンサーには、可変容量ダイオードを用いることも
できる。

Ｎ型ＪＦＥＴＩとＰ型ＪＦＥＴ２を、デプレッション形
継縁ゲート形電界効果半導体装置き換えることもできる
。

Ｎ型ＪＦＥＴＩとＰ型ＪＦＥＴ２に、半導体特性（コン
ダクタンス、ピンチオフ電圧等）の違うＮ型ＪＦＥＴや
Ｐ型ＪＦＥＴを、それぞれに並列に接続して、遮断特性
を変えることができる。

次に、第２図において、第１図の過電流保護回路をまと
めた半導体装置の１実施例を説明する。

Ｎ型シリコン基板６にＰ＋型シリコン領域７を形成し、
Ｐ＋型シリコン領域７にＮ型シリコン領域８を形成して
、Ｎ型Ｊ　ＦＥＴ８を設ける。また、Ｎ型シリコン基板
６にＰ型シリコン領域９を形成して、Ｐ型ＪＦＥＴ９を
設ける。Ｐ１型シリコン領域７は、抵抗を通じてＰ型Ｊ
ＦＥＴ９のドレインに接続されている。Ｎ型シリコン基
板６とＰ＋型シリコン領域７との間の容量を可変容量ダ
イオードとして利用する。そして、それぞれの電極を形
成して、第１図と同じように配線する。Ｎ型シリコン基
板６をプラス、Ｐ型ＪＦＥＴ９のｔ’レインをマイナス
とする。

次に、接合形電界効果半導体による別の過電流保護回路
の１実施例を、第３図により説明する。

Ｎ型ＪＦＥＴＩＯのソースとＰ型ＪＦＥＴＩＩのソース
とを接続する。Ｎ型ＪＦＥＴＩＯのゲートは、コンデン
サー１２を通じてＮ型ＪＦＥＴＩＯのドレインに接続し
、抵抗１３を通じてＰ型ＪＦＥＴＩＩのドレインに接続
する。Ｐ型ＪＦＥＴＩＩのゲートは、抵抗１４を通じて
Ｐ型ＪＦＥＴＩＩのドレインに接続し、ダイオードを通
じてＮ型ＪＦＥＴＩＯのドレインに接続する。この接続
により、Ｎ型ＪＦＥＴＩＯにおける電位差は、Ｐ型ＪＦ
ＥＴＩＩのゲート電圧になり、Ｐ型ＪＦＥＴＩＩにおけ
る電位差は、Ｎ型ＪＦＥＴＩＯのゲート電圧になる。Ｎ
型ＪＦＥＴＩＯのドレインをプラス、Ｐ型ＪＦＥＴＩＩ
のドレインをマイナスとして、Ｎ型ＪＦＥＴＩＯのドレ
インとＰ型ＪＦＥＴＩＩのドレインとの間（以下Ｃ−Ｄ
間と略す）にかかる電圧ｖｃＩ）が徐々に大きくなると
、Ｎ型ＪＦＥＴＩＯとＰ型ＪＦＥＴＩＩを流れる電流Ｉ
は、少しずつ大きくなる。ダイオードは、順方向電圧が
約０．４ｖ以下では不導通状態で、約０．４Ｖ以上では
導通状態になる。このため、電圧ＶＣｔ）が大きくなっ
て、ダイオードの順方向電圧が約０．４Ｖになるまでは
、Ｐ型ＪＦＥＴＩＩのゲートは、Ｐ型ＪＦＥＴＩＩのド
レインに接続されていることになる。Ｐ型ＪＦＥＴ１１
のピンチオフ電圧を、０．１ｖのように、ダイオードが
導通状態になる電圧約０゜４■より小さく設定すると、
Ｐ型ＪＦＥＴＩＩは、Ｐ型ＪＦＥＴＩＩ（７）ゲー）７
５（Ｎ型ＪＦＥＴＩｏのＦ’ｔ。

インに接続されている時の飽和電流（第１２図の（ケ）
）より大きい電流（第１２図の（キ））を流すことがで
きる。そして、ダイオードの順方向電圧が、約０．４Ｖ
以上になると、Ｐ型、ｒＦＥＴｌｌのゲート１：ｔＮ型
Ｊ　Ｆ　Ｅ　ＴＩＯのドレインに接続されたことになり
、Ｐ型ＪＦＥＴＩＩは、徐々に電流を減少（第１２図の
（り））する。その後、電圧Ｖ。Ｉ）がさらに大きくな
ると、Ｎ型ＪＦＥＴＩＯとＰ型、ｒＦＥＴＩＩが相補的
に作用し合って過電流を遮断して、負荷を過電流から保
護し、コンデンサー１２と抵抗１３による時定数を変え
ることによって、遮断特性の遅延性を変えることができ
る過電流保護回路である。

第１０図は、Ｃ−Ｄ間の電圧ｖｏを横軸に、電流Ｉを縦
軸に、遮断特性の概略を示している。Ｎ型ＪＦＥＴＩＯ
とＰ型ＪＦＥＴＩＩの半導体特性（コンダクタンス、ピ
ンチオフ電圧等）を変えることによって遮断特性を（１
）（オ）（力）のように変えることができる。ダイオー
ドをＮ型ＪＦＥＴに、コンデンサーをＰ型Ｊ　ＦＥＴに
接続することもできる。

第４図は、第３図に第２のＮ型ＪＦＥＴＩ６を加えて、
異常電流の遮断中、または、遮断後に、第２のＮ型ＪＦ
ＥＴに大きな異常電圧がかかり、Ｎ型ＪＦＥＴＩＯとＰ
型ＪＦＥＴＩＩに大きな異常電圧がかからないようにし
たものである。

次に、第４図の過電流保護回路をまとめた半導体装置の
１実施例を第５図により説明する。Ｎ型シリコン基板１
７に、Ｐ＋型シリコン領域１８．２１を形成する。Ｐ”
型シリコン領域１８にＮ型シリコン領域１９を形成し、
Ｎ型シリコン領域１９にＰ型シリコン領域２０を形成し
てＰ型ＪＦＥ７２０を設ける。

Ｐ１型シリコン領域１８とＮ型シリコン領域１８との間
をダイオードとして利用する。ダイオードは、Ｐ型ＪＦ
Ｅ７２０の下ではないＰ＋型シリコン領域１８に、また
は、Ｐ＋型シリコン領域１８以外に設けることもできる
。Ｐ１型シリコン領域２Ｉに、一方がＰ＋型シリコン領
域２１の外に通じるように、Ｎ型シリコン領域２２を形
成し、Ｎ型ＪＦＥ７２２を設ける。２つのＰ４型シリコ
ン領域２１に挟まれたＮ型シリコン領域２３に、Ｎ型Ｊ
ＦＥＴ２３を設ける。Ｎ型シリコン基板１７とＰ１型シ
リコン領域２Ｉとの間の容量を、可変容量ダイオードと
して利用する。

Ｐ＋型シリコン領域２１とＮ型シリコン領域１９は、そ
れぞれの抵抗を通じてＰ型Ｊ−ＦＥ７２０のドレインに
接続されている。Ｐ４″型シリコンｌｔｉ域］８ハ、Ｎ
　型Ｊ　Ｆ　Ｅ　Ｔ　２２（７）　ドレインに接続され
ている。そして、それぞれの電極を形成して、第４図と
おなじように配線する。Ｎ型シリコン基板１７をプラス
、ＰｌＪＦＥＴ２０のドレインをマイナスとする。

次に、接合抗電界効果半導体による別の過電流保護回路
の１実施例を、第６図により説明する。

Ｎ型ＪＦＥＴ２４のソースとＰ型ＪＦＥＴ２５のソース
とを接続する。Ｎ型ＪＦＥＴ２４のゲートは、抵抗３０
とコンデンサー２９によって、Ｎ型ＪＦＥＴ２４のドレ
インに接続し、抵抗３Ｉとダイオード３２を通じてＰ型
ＪＦＥＴ２５のドレインに接続する。Ｐ型Ｊ　Ｆ　Ｅ　
Ｔ２５（７）’７’　−トは、抵抗を通じてＰ型ＪＦＥ
Ｔ２５のドレインに接続し、ダイオード２６を通じてＮ
型ＪＦＥＴ２４のドレインに接続する。

Ｎ型ＪＦＥＴ２４のドレインにプラス、Ｐ型ＪＦＥＴ２
５のドレインをマイナスとして、Ｎ型ＪＦＥＴ２４のド
レインとＰ型ＪＦＥＴ２５のドレインとの間（以下Ｅ−
Ｆ間と略す）にかかる電圧ｖｔＦが徐々に大きくなると
、Ｎ型ＪＦＥＴ２４とＰ型ＪＦＥＴ２５を流れる電流Ｉ
は、少しずつ大きくなる。ダイオードの順方向電圧が約
０．４Ｖになるまでは、Ｎ型ＪＦＥＴ２４のゲートは、
Ｎ型ＪＦＥＴ２４のドレインに接続されていることにな
り、Ｐ型ＪＦＥＴ２５のゲートは、Ｐ型ＪＦＥＴ２５の
ドレインに接続されていることになる。このため、Ｎ型
ＪＦＥＴ２４とＰ型ＪＦＥＴ２５のピンチオフ電圧を０
．ｌＶのように、ダイオードが導通状態になる電圧約０
゜４Ｖより小さく設定すると、Ｎ型ＪＦＥＴ２４は、Ｎ
型ＪＦＥＴ２４のゲートが、Ｐ型ＪＦＥＴ２５のドレイ
ンに接続されている時の飽和電流より大きい電流を流す
ことができ、Ｐ型ＪＦＥＴ２５は、Ｐ型ＪＦＥＴ２５の
ゲートが、Ｎ型ＪＦＥＴ２４のドレインに接続されてい
る時の飽和電流より大きい電流を流すことができる。そ
して、ダイオードの順方向電圧が、約０．４Ｖ以上にな
ると、Ｎ型ＪＦＥＴ２４のゲートは、Ｐ型ＪＦＥＴ２５
のドレインに接続されたことになり、Ｐ型ＪＦＥＴ２５
のゲートは、Ｎ型ＪＦＥＴ２４のドレインに接続された
ことになり、Ｎ型ＪＦＥＴ２４とＰ型ＪＦＥＴ２５は、
電流を徐々に減少する。その後、電圧Ｖ。が更に大きく
なると、Ｎ型ＪＦＥＴ２４とＰ型ＪＦＥＴ２５が相補的
に作用し合って過電流を遮断して、負荷を過電流から保
護し、コンデンサー２９と抵抗３１とによる時定数を変
えることによって、遮断特性の遅延性を変えることがで
きる過電流保護回路である。第１１図は、Ｅ−Ｆ間の電
圧ｙ＋！、を横軸に、電流■を縦軸に、遮断特性の概略
を示している。コンデンサーは、Ｐ型ＪＦＥＴ２５に付
けることもできるし、Ｎ型ＪＦＥＴ２４とＰ型ＪＦＥＴ
２５の両方に付けることもできる。

次に、第６図の過電流保護回路をまとめた半導体装置の
１実施例を第７図により説明する。

Ｎ型シリコン基板３３にＰ＋型シリコン領域３４．３７
゜３９を形成する。Ｐ＋型シリコン領域３４にＮ型シリ
コン領域３５を形成し、Ｎ型シリコン領域３５にＰ型シ
リコン領域３６を形成して、Ｐ型ＪＦＥＴ３６を設ける
。Ｐ＋型シリコン領域３４とＮ型シリコン領域３５の間
を、ダイオード（第６図の（２６）にあたる）とする。

Ｐ”型シリコン領域３９にＮ型シリコン領域４０を形成
して、Ｎ型ＪＦＥＴ４０を設ける。Ｎ型シリコン基板３
３とＰ＋型シリコン領域３９との間の容量を、可変容量
ダイオードとして利用する。Ｐ１型シリコン領域３７に
Ｎ型シリコン領域３８を形成して、ダイオード（第６図
の（３２）にあたる）とする。Ｎ型シリコン領域３５は
抵抗を通じてＰ型ＪＦＥＴ３６のドレインに接続され、
Ｐ＋型シリコン領域３４はＮ型ＪＦＥＴ４０のドレイン
に接続され、Ｐ＋型シリコン領域３９は抵抗を通じてＮ
型ＪＦＥＴ４０のドレインに接続され、Ｐ１型シリコン
領域３７は、抵抗を通じてＰ＋型シリコン領域３９に接
続されている。それぞれの電極を形成して、第６図と同
じように配線する。内部のコンデンサーの容量が不足の
場合、コンデンサー用の端子を設けて、外部にコンデン
サーを取り付けることもできる。

ここでは、接合形電界効果半導体による実施例を説明し
たが、これらの接合形電界効果半導体を、デプレッショ
ン形電界効果半導体装置き換えることもできる。

次に、第５図の半導体装置の接合形電界効果半導体を、
デプレッション影線縁ゲート形電界効果半導体（以下、
ＤＭＯ５と略す）に置き換えた半導体装置の１実施例を
、第８図により説明する。

Ｎ型シリコン基板４ＩにＰ＋型シリコン領域４２．４６
を形成し、Ｐ＋型シリコン領域４２にＮ型シリコン領域
４３を形成し、Ｐ型ＤＭＯ５４５を設ける。Ｐ＋型シリ
コン領域４６にＰ型シリコン領域４７を形成し、Ｎ型Ｄ
ＭＯＳ４８を設ける。Ｎ型ＤＭＯ５４８（７）ドレイン
のＮ＋型シリコン領域４９の一方が、Ｐ＋型シリコン領
域４６の外に通じるように形成し、２つのＰ“型シリコ
ン領域４６に挟まれたＮ型シリコン領域にＮ型ＪＦＥＴ
５０を設ける。そして、Ｐ＋型シリコン領域４２とＮ型
シリコン領域４３との間をダイオードとし、Ｎ型シリコ
ン基板４１とＰ＋型シリコン領域４６との間の容量を可
変容量ダイオードとして利用する。Ｐ＋型シリコン領域
４２は、Ｎ型ＤＭＯ５４８のドレインに接続し、Ｎ型シ
リコン領域４３とＰ＋型シリコン領域４６は、それぞれ
の抵抗を通じてＰ型ＤＭＯ３４５のドレインに接続する
。それぞれの電極を形成して、第４図と同じように配線
する。

（６）発明の効果 本発明の過電流保護回路と半導体装置（この（６）項に
おいては、両方を、以下保護回路と略す）は、デプレッ
ション形電界効果半導体とコンデンサー（可変容量ダイ
オード）と抵抗で構成されている。そのために、ピンチ
オフ電圧の小さい電界効果半導体を選んで保護回路を構
成すれば、正常電流、異常電流が流れる時の、保護回路
における電圧降下を小さくでき、回路電流は１つのＰＮ
接合も横切らないために、正常電流が流れている時の保
護回路の電圧降下を、約０．２Ｖ　、また、それ以下に
することができる。

このために、この保護回路を負荷回路に接続した場合、
保護回路における電圧降下が小さいので、負荷回路の負
荷に対する電圧をほとんど下げることなく、使用するこ
とができる。例えば、電源電圧が、１２Ｖとか、５ｖの
ように、低い負荷回路に使用しても、保護回路の電圧降
下による影響は、たいへん小さいので、どんな回路にも
使用でき、そして、必要なところに、簡単に接続して使
用できる。

また、本発明の保護回路は、異常電流を遮断したり、お
さえたりするデプレッション形電界効果半導体のゲート
の接続を、ドレイン側からソース側へ切り換える方式の
ために、そのデプレッション形電界効果半導体に、ゲー
トをソース側に接続した時の飽和電流の何倍もの電流を
流すことができるので、保護回路を小型にすることがで
きる。

また、本発明の保護回路おいては、遮断特性図に示すよ
うに、電流は遮断される異常電流の最大値の近くまで、
はぼ直線的に大きくなるので、正常電流を異常電流の最
大値の近くに設定することもできるので、保護回路を小
型することができる。

また、使用する時の正常電流（定格電流）、遮断電流の
大きさが、ｕＡ（マイクロアンペー）単位からＡ（アン
ペー）単位までの広い範囲にわたって、保護回路を作る
ことができる。

本発明の半導体装置は、Ｎ型シリコン基板にＮ型・Ｐ型
電界効果半導体を設けているが、Ｐ型シリコン基板にＮ
型・Ｐｆｉ電界効果半導体を設けることもできる。

交流回路には、この保護回路を２つ逆向きに直列に接続
して使用することができる。

【図面の簡単な説明】

第１図、第３図、第４図、第６図は、本発明の接合形電
界効果半導体による過電流保護回路の例を示す回路図で
ある。 第２図、第５図、第７図、第８図は、本発明の接合形電
界効果半導体による過電流保護回路をまとめた半導体装
置を説明する断面図である。 第９図、第１Ｏ図、第１１図は、第１図、第３図（第４
図）、第６図のそれぞれの過電流保護回路の電圧−電流
特性（遮断特性）を示す特性図である。 第１２図は、デプレッション形電界効果半導体の一般的
な電圧−電流特性を示す特性図である。 ◎　過電流保護回路 １．１０．１６．２４−　Ｎ型接合形電界効果半導体　
２．１１゜２５−Ｐ型接合形電界効果半導体　＋５．２
６．３２−ダイオード　３．１２．２９−コンデンサー
　４．５．］３．１４．２７゜３０．３１−抵抗 ■　半導体装置

Claims (7)

【特許請求の範囲】
1. （１）デプレッション形（接合形、絶縁ゲート形共）電
   界効果半導体のＰ型電界効果半導体（２）のソースとＮ
   型電界効果半導体（１）のソースとを接続し、Ｐ型電界
   効果半導体（２）のゲートを抵抗を通じて、または、直
   接にＮ型電界効果半導体（１）のドレインに接続し、Ｎ
   型電界効果半導体（１）のゲートを、コンデンサーを通
   じてＮ型電界効果半導体（１）のドレインに、抵抗を通
   じてＰ型電界効果半導体（２）のドレインに接続するこ
   とを特徴とし、Ｎ型とＰ型の電界効果半導体が、相補的
   に作用し合って過電流を遮断することを特徴とし、コン
   デンサーと抵抗との時定数によって、遮断特性の遅延性
   を変えることができることを特徴とするデプレッション
   形電界効果半導体による過電流保護回路。
2. （２）上述（１）の過電流保護回路をまとめた接合形電
   界効果半導体による半導体装置で、Ｎ型シリコン基板（
   ６）にＰ＾＋型シリコン領域（７）を形成し、Ｐ＾＋型
   シリコン領域（７）にＮ型シリコン領域を形成して、Ｎ
   型電界効果半導体（８）を設け、Ｎ型シリコン基板（６
   ）にＰ型シリコン領域を形成して、Ｐ型電界効果半導体
   （９）を設け、Ｎ型シリコン基板（６）とＰ＾＋型シリ
   コン領域（７）との間を可変容量ダイオードとし、Ｐ＾
   ＋型シリコン領域（７）が、抵抗を通じて、Ｐ型電界効
   果半導体（９）のドレインに接続されていることを特徴
   とし、１つのＮ型シリコン基板の上に、接合形のＮ型電
   界効果半導体とＰ型電界効果半導体とを設け、そのＮ型
   とＰ型の電界効果半導体が、相補的に作用し合って、過
   電流を遮断することを特徴とする半導体装置。
3. （３）デプレッション形（接合形、絶縁ゲート形共）電
   界効果半導体のＮ型電界効果半導体（１０）のソースと
   Ｐ型電界効果半導体（１１）のソースとを接続し、Ｎ型
   電界効果半導体（１０）のゲートをコンデンサーを通じ
   て、Ｎ型電界効果半導体（１０）のドレインに、そして
   、抵抗を通じて、Ｐ型電界効果半導体（１１）のドレイ
   ンに接続し、Ｐ型電界効果半導体（１１）のゲートを抵
   抗を通じて、Ｐ型電界効果半導体（１１）のドレインに
   、そして、ダイオードを通じて、Ｎ型電界効果半導体（
   １０）のドレインに接続し、Ｎ型電界効果半導体（１０
   ）のドレインと別のＮ型電界効果半導体（１６）のソー
   スとを接続し、別のＮ型電界効果半導体（１６）のゲー
   トをＰ型電界効果半導体（１１）のドレインに抵抗を通
   じて接続することを特徴とし、Ｐ型電界効果半導体（１
   １）のゲートの接続を、ドレイン側からソース側に切り
   換えることと、Ｎ型電界効果半導体（１０）とＰ型電界
   効果半導体（１１）とが、相補的に作用し合うことによ
   って、過電流を遮断することを特徴とするデプレッショ
   ン形電界効果半導体による過電流保護回路。
4. （４）上述（３）の過電流保護回路をまとめた接合形電
   界効果半導体による半導体装置で、Ｎ型シリコン基板（
   １７）にＰ＾＋型シリコン領域（１８）（２１）を形成
   し、Ｐ＾＋型シリコン領域（１８）にＮ型シリコン領域
   （１９）を形成し、Ｎ型シリコン領域（１９）にＰ型シ
   リコン領域を形成しＰ型電界効果半導体（２０）を設け
   、Ｐ＾＋型シリコン領域（２１）に一方がＰ＾＋＊型シ
   リコン領域（２１）の外に通じるようにＮ型シリコン領
   域を形成して、Ｎ型電界効果半導体（２２）を設け、２
   つのＰ＾＋型シリコン領域（２１）に挟まれたＮ型シリ
   コン領域にＮ型電界効果半導体（２３）を設け、Ｐ＾＋
   型シリコン領域（１８）とＮ型シリコン領域（１９）と
   の間をダイオードとし、Ｎ型シリコン基板（１７）とＰ
   ＾＋型シリコン領域（２１）との間の容量を可変容量ダ
   イオードとし、Ｎ型シリコン領域（１９）とＰ＾＋型シ
   リコン領域（２１）は、それぞれの抵抗を通じてＰ型電
   界効果半導体（２０）のドレインに接続し、Ｐ＾＋型シ
   リコン領域（１８）は、Ｎ型電界効果半導体（２２）の
   ドレインに接続されていることを特徴とし、１つのＮ型
   シリコン基板の上に、接合形のＮ型電界効果半導体とＰ
   型電界効果半導体とを設け、Ｐ型電界効果半導体のゲー
   トの接続を、ドレイン側からソース側に変えることと、
   Ｎ型電界効果半導体（２２）とＰ型電界効果半導体（２
   ０）が、相補的に作用し合って、過電流を遮断すること
   を特徴とする半導体装置。
5. （５）デプレッション形（接合形、絶縁ゲート形共）電
   界効果半導体のＮ型電界効果半導体（２４）のソースと
   Ｐ型電界効果半導体（２５）のソースとを接続し、Ｎ型
   電界効果半導体（２４）のゲートをコンデンサーと抵抗
   とによりＮ型電界効果半導体（２４）のドレインに、抵
   抗とダイオードを通じてＰ型電界効果半導体（２５）の
   ドレインに接続し、Ｐ型電界効果半導体（２５）のゲー
   トを抵抗を通じてＰ型電界効果半導体（２５）のドレイ
   ンに、ダイオードを通じてＮ型電界効果半導体（２４）
   のドレインに接続することを特徴とし、Ｎ型電界効果半
   導体のゲートの接続を、また、Ｐ型電界効果半導体のゲ
   ートの接続を、それぞれのドレイン側からソース側に切
   り換えることと、Ｎ型とＰ型の電界効果半導体が、相補
   的に作用し合うことによって、過電流を遮断することを
   特徴とするデプレッション形電界効果半導体による過電
   流保護回路。
6. （６）上述（５）の過電流保護回路をまとめた接合形電
   界効果半導体による半導体装置で、Ｎ型シリコン基板（
   ３３）にＰ＾＋型シリコン領域（３４）（３７）（３９
   ）を形成し、Ｐ＾＋型シリコン領域（３４）にＮ型シリ
   コン領域（３５）を形成し、Ｎ型シリコン領域（３５）
   にＰ型シリコン領域を形成して、Ｐ型電界効果半導体（
   ３６）を設け、Ｐ＾＋型シリコン領域（３９）にＮ型シ
   リコン領域を形成して、Ｎ型電界効果半導体（４０）を
   設け、Ｐ＾＋型シリコン領域（３７）にＮ型シリコン領
   域（３８）を形成してダイオードとし、Ｐ＾＋型シリコ
   ン領域（３４）とＮ型シリコン領域（３５）との間をダ
   イオードとし、Ｎ型シリコン基板（３３）とＰ＾＋型シ
   リコン領域（３９）との間の容量を可変容量ダイオード
   とし、Ｎ型シリコン領域（３５）は抵抗を通じてＰ型電
   界効果半導体（３６）のドレインに接続し、Ｐ＾＋型シ
   リコン領域（３４）はＮ型電界効果半導体（４０）のド
   レインに接続し、Ｐ＾＋型シリコン領域（３９）は抵抗
   を通じてＮ型電界効果半導体（４０）のドレインに接続
   し、Ｐ＾＋型シリコン領域（３７）は抵抗を通じてＰ＾
   ＋型シリコン領域（３９）に接続したことを特徴とし、
   １つのＮ型シリコン基板の上に、Ｎ型電界効果半導体と
   Ｐ型電界効果半導体とを設け、Ｎ型電界効果半導体のゲ
   ートの接続を、また、Ｐ型電界効果半導体のゲートの接
   続を、それぞれのドレイン側からソース側へ切り換える
   ことと、Ｎ型とＰ型の電界効果半導体が、相補的に作用
   し合って、過電流を遮断することを特徴とする半導体装
   置。
7. （７）上述（３）の過電流保護回路をまとめたデプレッ
   ション形の絶縁ゲート形電界効果半導体による半導体装
   置で、Ｎ型シリコン基板（４１）にＰ＾＋型シリコン領
   域（４２）（４６）を形成し、Ｐ＾＋型シリコン領域（
   ４２）にＮ型シリコン領域（４３）を形成してＰ型絶縁
   ゲート形電界効果半導体（４５）を設け、Ｐ＾＋型シリ
   コン領域（４６）にＰ型シリコン領域（４７）を形成し
   てＮ型絶縁ゲート形電界効果半導体（４８）を設け、２
   つのＰ＾＋型シリコン領域（４６）に挟まれたＮ型シリ
   コン領域にＮ型接合形電界効果半導体（５０）を設け、
   Ｐ＾＋型シリコン領域（４２）とＮ型シリコン領域（４
   ３）との間をダイオードとし、Ｎ型シリコン基板（４１
   ）とＰ＾＋型シリコン領域（４６）との間の容量を可変
   容量ダイオードとし、Ｐ＾＋型シリコン領域（４２）を
   Ｎ型絶縁ゲート形電界効果半導体（４８）のドレイン（
   ４９）に接続し、Ｎ型シリコン領域（４３）とＰ＾＋型
   シリコン領域（４６）とを、それぞれの抵抗を通じてＰ
   型絶縁ゲート形電界効果半導体（４５）のドレインに接
   続することを特徴とし、１つのＮ型シリコン基板の上に
   、Ｎ型とＰ型のデプレッション形絶縁ゲート形電界効果
   半導体と、Ｎ型接合形電界効果半導体とを設け、Ｐ型絶
   縁ゲート形電界効果半導体のゲートの接続を、ドレイン
   側からソース側に変えることと、Ｎ型とＰ型の絶縁ゲー
   ト形電界効果半導体が、相補的に作用し合って、過電流
   を遮断することを特徴とする半導体装置。