JPH0365714A - 基準信号発生回路 - Google Patents

基準信号発生回路

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JPH0365714A
JPH0365714A JP2190337A JP19033790A JPH0365714A JP H0365714 A JPH0365714 A JP H0365714A JP 2190337 A JP2190337 A JP 2190337A JP 19033790 A JP19033790 A JP 19033790A JP H0365714 A JPH0365714 A JP H0365714A
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voltage
current
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gate
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JP2190337A
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Mark E Fitzpatrick
マーク・イー・フィッツパトリック
Michael G France
マイケル・ジー・フランス
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Gazelle Microcircuits Inc
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    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • G05F3/245—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the temperature
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ 〈産業にの利用分野〉 本発明は概ね一定の基準電圧或いは概ね一定の基準電流
を発生するための電子回路に関し、特に砒化ガリウム技
術に応用し得るような」二記形式の回路に関する。
〈従来の技術〉 半導体技術に応用される皿型的な回路は、その適正な作
動のためには、その適所に対して複数の異なる基準電圧
を加える必要がある。例えば、第１図に示された入力バ
ッファ回路は、差動回路をなすように接続されたトラン
ジスタ２２．２４０対及びトランジスタ２６．２８から
なる対の作動に際して、抵抗器Ｒ１，１、Ｒ１，２の両
端に対して概ね一定の電圧振幅が得られるように、トラ
ンジスタ２０．２１のゲートに対してそれぞれ基準電圧
ＶＲＥＰＩを加える必要がある。更に、差動回路をなす
トランジスタ２６．２８からなる対に機能的に関連する
ように抵抗器ＲＣのそれぞれに対して一定電流が供給さ
れるようにする能力を得るために基準電圧Ｖ　ＲＥＦ２
が必要となる。
更に、トランジスタ２２．２４が差動回路をなす対のシ
ングルエンデツド入力を構成するような場合、即ちトラ
ンジスタ２２のゲートに対する入力が人力信号Ｖ　ＲＩ
ＥＦ３を中心として振幅する信号として与えられるよう
にする場合には基準電圧ＶＲＥＦ３が有用となる。また
、基準電圧Ｖ　Ｒｒ：Ｐ４に関連するような或る場合に
於ては、ノード３０に於ける電圧が、多数の差動回路を
なすトランジスタ対（イ１し、図面中トランジスタ２２
．２４からなる対のみが図示されている。）に機能的に
連結されているにも拘らず、Ｖ　ＲＥＰ４を越えてダイ
オードに於ける電圧降下９以１に」二昇するのを防止す
るように、大きいしかも変化する電流を吸込む即ちシン
クとして機能する能力を有するものであることを要する
。
従来は、上記したような要請を満足するために、基準電
圧及び電圧が温度や電源電圧の変動に対してそれ程影響
を受けないように、このような基準電圧及び電流を形成
するための回路を提供する試みが種々なされていた。し
かしながら、このような回路は、必ずしもこのような目
的を十分に達成し得るものではなく、特にこのような回
路を砒化ガリウム技術を用いて実施しようとする場合に
は、その困難が一層増大する。例えば、砒化ガリウム技
術を用いた基準電圧発生回路に於ては、砒化ガリウムＦ
ＥＴの閾電圧値が制御困難であることにより、ＦＥＴの
閾電圧値の値による影響を受ける基準電圧を制御するこ
とが困難であった。
〈発明が解決しようとする課題〉 このような従来技術の問題点に鑑み、本発明の主な目的
はどのような半導体技術の回路であれ、回路内で用いら
れるＦＥＴデバイスの閾電圧値の変動に関わらず、高い
効率をもって基準電圧或いは基準電流信号を発生し或る
回路を提供することにある。また、この回路は、例えば
−５５℃〜１２５℃といった比較的広い温度範囲に０っ
で一定の基準電圧或いは電流を発生し得るものである。
本発明は特に、集積回路の作動に於て、−股間に規定さ
れる標準的な作動範囲内或いはそれを越えるような温度
範囲に亘っで一定の電圧或いは電流に供給し得るような
回路を提供せんとするものである。
このような標準的な温度範囲の例としては、ＥＣＬに於
ける０〜７５℃、ＣＭＯ５に於ける０〜７０℃（商用）
に於ける一５５℃〜１２５℃（軍用）　、ＴＴＬに於け
る０〜７５℃（商用）或いは一５５℃〜１２５℃（軍用
）などがある。
要約して述べるならば、本発明の或る実施例に於て、砒
化ガリウム技術を用いて実現し得るような半導体デバイ
スであって、それに対して電源電圧を加えた時に、少く
とも上記した温度範囲に亘って概ね一定の基準電圧を発
生することができ、１１荷抵抗器の両端に概ね一定の電
圧を発生するようにこの抵抗からその抵抗値に概ね反比
例する電流を吸い出し、この抵抗器を流れる電流が第１
の電流と第２の電流の和となるような回路が提供される
。
第１の電流は、対応する第１の抵抗器に関連する空乏型
ＦＥＴ　（ＤＦＥＴ）の１１の閾電圧値の絶対値により
定められ、第２の電流は対応する第２の抵抗器に関連す
るエンハンスメント型ＦＥＴ（Ｅ　Ｆ　Ｅ　Ｔ）の閾電
圧値により決定される。似し、ＥＦＥＴは、その閾電圧
値が前記したＤＦＥＴのものよりも高いものであれば、
ＤＦＥＴからなるものであって良い。
デバイスの温度が変化するに伴い、ＤＦＥＴの閾電圧の
絶対値が第１の方向に変化し、ＥＦＥＴの閾電圧値が同
じ量をもってしかしながら逆方向に変化する。第１の抵
抗器及び第２の抵抗器が概ね同一の抵抗値を有するもの
である場合には、温度変化に応じて概ね同量変化する。
従って、温度変化に伴い第１の電流が第１の方向に変化
するに伴い、第２の電流は逆方向に変化し、従って負荷
抵抗器を流れるこれら両型流の和が、１１荷抵抗器の値
の変化に対して反比例した変化を行う。従って、負荷抵
抗器の両端に発生する電圧が、はね−定となる。
基準電圧回路に用いられるＦＥＴの閾電圧値の実際の値
による影響を相殺するように選択された作動特性を有す
るようなＥＦＥＴ或いはＤＦＥＴを回路内に組込むこと
により、閾電圧値のばらつきに対して比較的影響を受け
ない基準電圧回路を提供することができる。
従って、基準信号回路を温度変化や製造−１のばらつき
に対して殆ど影響を受けないものとすることができる。
上記した実施例に於ける第１及び第２の抵抗器の相対的
な値を変更することにより、デバイスの出力電圧を温度
に対して或る選択された関係をもって変化させることも
できる。このようにして得られた電圧を、第３の抵抗器
を介して電流を制御するＦＥＴのゲートに加えることよ
り、該ＦＥＴの作動特性に於ける変化或いは、温度によ
る第３の抵抗器の抵抗値の変化を相殺することができる
。
このようにして、定電流発生回路が得られる。
〈実施例〉 以下に説明する本発明に＋ｑづく好適実施例は、１９ま
たは複数のＤＦＥＴと、１９または複数のＥＦＥＴを用
いるものからなる。以下に説明する好適実施例の利点を
より明瞭に理解するために、種々のゲート−電圧（Ｖ　
ＧＳ）が１）えられた場合に、ＤＦＥＴ及びＥＦＥＴに
ついて得られる電圧対電流グラフを示す第２及び第３図
に着口されたい。
ＤＦＥＴに於ては、チャンネルは、ＶＧＳが０ボルトで
ある場合に於て単に部分的に空乏化されているのみであ
る。ＶＧＳを更に高い正の電圧とした場合には、チャン
ネルの空乏化の度合が低下し、ソースとドレーンとの間
により大きな電流が流れるようになる。ＶＧＳをより大
きな負の電圧とした場合にはチＹンネルの空乏化の度合
が増大し、ソースとドレーンとの間の電流の流れが抑制
される。
ＶＧＳが十分に負となり、チャンネルが実効的にピンチ
オフされ、ソースとドレーンとの間に殆ど電流が流れな
くなるような電圧を閾電圧値（Ｖ　ＴＩＩ）或いはピン
チオフ電圧と呼ぶ。一般に、ＤＦＥＴの温度が上昇する
に従い、チャンネルをピンチオフするためにはそれだけ
高い負のＶＧＳが必要となる。
第３図は、与えられた種々のゲート−ソース電圧ＶＧＳ
に対する典型的なＥＦＥＴの電床対電流特性を示してい
る。第３図に示されるように、　ｑＱに正の電圧からな
る或るｖＧＳに於て、ＥＦＥＴのチャンネル領域が実質
的に殆どチャージキャリアを有さないようになり（空乏
化し）、ソースとドレーンとの間に殆ど電流が流れなく
なる。このＶＧＳの値を閾電圧値ＶＴＩＩと呼ぶ。ソー
スとドレーンとの間に電流が流れ得るようにチャンネル
内の空乏化の度合を弱めるためには、より高い正のＶＧ
Ｓの値が必要となる。
ＥＦＥＴに於ては、ＶＴｌｌは理論的には正の値となる
、しかしながら、砒化ガリウム技術を用いた場合にはＥ
ＦＥＴの閾電圧値がウェハーごとに異なり、場合によっ
ては僅かに負となる場合もある。
一般に、ＥＦＥＴに於ては、温度が１−昇するに伴い、
閾電圧値ＶＴ■が低下し、場合によっては負の値の電圧
値となる。
第２．３図に於ては、砒化ガリウムＮチャンネルＤＦＥ
Ｔ％ＥＦＥＴ等のＮチャンネルデバイスが用いられたが
、ｌ記した本発明の利点を失うことなくシリコンその他
の半導体からなるＮチャンネル或いはＰチャンネルＭＯ
５ＦＥＴ、ＪＦＥＴ等を用いることもできる。
第４図は本発明に基づく定電圧基準回路の好適実施例を
示すもので、この回路は、差動回路をなすトランジスタ
１０２．１０４からなる対の電流を制御するために、抵
抗器Ｒ５の両端に概ね一定の電圧ＶＨ２を発生するべ（
ＥＦＥＴｌｏｏのゲートに対して基準電圧Ｖ　ＲＥＰを
供給する。第４図に於て、電源電圧ｖＰＳが図示される
種々の電源端子に印加される。
第４図に示された回路の目的は、種々の電気的部品の温
度係数を互いにオフセット即ち相殺させることにより、
抵抗器Ｒ５の両端に発生する電圧ＶＨ２の温度係数を実
質的に０にすることにある。
第４図の回路の別の目的は、ｒＡ電圧値及び抵抗値の実
際の値の変化を相殺し得るような部品を回路内に組込む
ことにより、種々のＦＥＴデバイスの閾電圧値の変化及
び抵抗値の変化の影響を受けないように抵抗器Ｒ５の両
端に発生する電圧ＶＨ２の値を制御することにある。こ
のように、第４図に示された回路は温度及び製造過程の
ばらつきに対して実質的に影響を受けない。この回路は
更に電源電圧の変化に対しても影響を受けないようにさ
れている。
このような目的を達成するために、電流ＩＸが負荷抵抗
器ＲＸに流され、抵抗器ＲＸの両端に定電圧Ｖｘが形成
される。第１の電流Ｉｆが、ノード１に於て抵抗器ＲＸ
の第１の端子に接続されたドレーンを有するＤＦＥＴ４
０を介して吸込まれ、第２の電流■２が、ノード１に接
続された端子を有する抵抗器Ｒ２を介して吸込まれ、か
つこれ両型流Ｉｔ、１２の和が、抵抗器ＲＸを介して吸
込まれる電流ＩＸに等しくなるようにされている。
好適実施例に於ては、抵抗器ＲＸは、その抵抗値をレー
ザトリミングにより定めることのできる可変抵抗器から
なるものとし、抵抗器ＲＸの両端に発生する電圧ｖｘの
名目的な値を正確に調節し得るようにしである。
電流１１は、ＤＦＥＴ４０のゲートをアースに直接接続
し、ＤＦＥＴ４０のソースを抵抗器Ｒ１を介してアース
に接続することにより得られる。
この構造に於て、ＤＦＥＴ４０を流れる電流１１により
抵抗器Ｒ１の両端に或る電圧降下が発生し、これによっ
てＤＦＥＴ４０のｖＧＳが、ＤＦＥＴ４０を流れる電流
ＩＩの増大に従ってより負の値となる。従って、ＤＦＥ
Ｔ４０を流れる電流が増大するに従って、より負となる
ＶＧＳによりＤＦＥＴ４０のチャンネルに於ける空乏化
の度合が増大し、一定の温度に対しては、電流ＩＩが一
定となるような平衡状態が実現する。１１のドレーン電
流に対して電流密度が低くなるようにＤＦＥＴ４０を製
造することにより、ＶＧＳをＤＦＥＴ４０の閾電圧値Ｖ
　ＴｌＩＤよりも極めて僅かに高い電圧に維持すること
が可能となる。従って、ＤＦＥＴ４０のソースの電圧が
Ｖ　ＴｌＩＤであり、ゲートが接地されていることから
、ＤＦＥＴ４０を流れる電流■１はｌ　ＶＴＩＩＤ　Ｉ
　／Ｒ１となる。
抵抗器Ｒ２を流れる電流１２はＥＦＥＴ５０の閾電圧値
ＶＴｌｌＥにより定められる。抵抗器Ｒ２は、ＥＦＥＴ
５０のゲートとソースとの間に接続され、ＥＦＥＴ５０
のゲートは、ノード１に於て成抗器Ｒ１の第１の端子に
接続されている。Ｅ　Ｆ　Ｅ　Ｔ　５０のソースは、ダ
イオードＤｉ及びＤ２を介してアース（−接続されてい
る。ＥＦＥＴ５０のゲートに流れ込む電流が無視できる
程小さいことから、ＥＦＥＴ５０（７）ＶＧＳが実質的
ニＩ　２　ＸＲ２ｇ、：等しくなる。
Ｉ２がＤＦＥＴ５０（７）閾電圧値ＶＴＩＩｒ：　ｌ、
：依存するように電流Ｉ２の大きさを制御するために、
ドレーン電流が１３である場合に低い電流密度を有する
ように製造される。この場合、Ｉ３は、ＥＦＥＴ５０の
ドレーン（ノード２）及び電源電圧ｖＰＳ間に接続され
た、共働して負荷デバイスとして機能するＤＦＥＴ６０
及び抵抗器Ｒ３により供給される。このようにして電流
密度を小さくした場合に、ＥＦＥＴ５０（７）ＶＧＳが
閾電圧値Ｖ　Ｔｌｌよりも俺かに高い値に維持される。
従って、電流Ｉ２がＶＴＩＩＥ／Ｒ２により定められる
。
ＥＦＥＴ５０の電流Ｉ３の大きさ及びＶＧＳは平衡状態
にある。即ち、抵抗器Ｒ２を流れる電流Ｉ２が増大する
と、ＥＦＥＴ５０のＶＧＳを増大させ、ＥＦＥＴ５０を
流れる電流Ｉ３を増大させる。このようにして発生した
電流Ｉ３の増大は、ノード２に於ける電圧を低下させ、
抵抗器Ｒ２の両端に発生する電圧即ちＥＦＥＴ５０のＶ
ＧＳを減少させる。これは、ＥＦＥＴ７０とＲＸとの間
のフィードバック経路により達成されるものである。Ｅ
ＦＥＴ５０のＶＧＳの減少は、電流Ｉ３の増大に対抗す
る働きを有し、これにより平衡状態が達成される。同様
のしかしながら逆方向の効果が、電流Ｉ２を減少させ、
ＥＦＥＴ５０のＶＧＳを低下させることにより達成され
る。ノード２に於ける振動を防止するために、ノード２
とアースとの間にフィルタコンデンサＣ１が接続されて
いる。
ＥＦＥＴ５０のドレーンは、ＥＦＥＴ７０のゲートに接
続されており、ＥＦＥＴ７０のドレーンは電源電圧ｖＰ
Ｓに接続され、ＥＦＥＴ７０のソースは、抵抗器ＲＸに
接続されている。ＥＦＥＴ７０を流れる電流Ｉｘは、Ｅ
ＦＥＴ７０（７）デー１−ソース端子間に或るＶＧＳを
発生させる。後記するように、ＥＦＥＴ７０のこのＶＧ
Ｓの１１旧よ、ＥＦＥＴｌｏｏのＶＧＳの値をオフセッ
ト或いは相殺させるために用いられる。ＥＦＥＴ７０を
省略することができ、その場合でも、単にノード２を抵
抗器ＲＸの上側の端子に短絡させるのみで、電流ＩＸが
、以下の式により与えられるようにして形成される。
電流Ｉ　Ｘ　カＶＴＩＩＤ　、ＶＴＩＩＣ、Ｒｌ及びＲ
２ｇ、：１７）み依存することから、抵抗器ＲＸを流れ
る電流ＩＸが次の式により与えられる。
Ｉ　ＶＴＩＩＤ　　ｌ　／Ｒ１＋ＶＴＩＩＩＥ　／Ｒ２
，・（１）ＥＦＥＴ５０のソースは、この場合砒化ガリ
ウム技術に基づくショットキーダイオードからなるダイ
オードＤｌ　、Ｄ２を介してアースに接続されており、
これによりＤＦＥＴ４０のトレーン電圧が、ＤＦＥＴ４
０の適正な作動のために必要なレベルとなるようにされ
る。
これら、直列に接続された２９のダイオードＤ１、Ｄ２
に於ける電圧降下を２Ｖｄとする。
」−記したように、ＥＦＥＴ５０のドレーン（ノード２
）は平衡状態に維持され、その値は押々の要素に於ける
閾電圧値及び低抗値の値により決定される。
ノード２は、ＥＦＥＴ８０のゲートに接続され、ＥＦＥ
Ｔ８０のドレーンは、電源電Ｊ”Ｅ　Ｖ　ＰＳに接続サ
レ、ＥＦＥＴ８０のソースは、直列接続されたダイオー
ドＤ３　、Ｄ４　、ＤＦＥＴ９０及び抵抗器Ｒ４を介し
てアースに接続されている。ノード２に於ける電圧は、
次式により与えられる。
２Ｖｄ　　（Ｄｉ及びＤ２より） ＋ＶＴＩＩＥ　　（ＥＦＥＴ５０） ＋ＶＸ　　（ＲＸの両端） ＋ＶＧＳ　（ＦＥＴ７０）、　　　　　　・　（２）Ｅ
ＦＥＴ８０のゲートに印加された平衡電圧は、ＥＦＥＴ
８０のゲート−ソース間にＶＧＳを形成し、電流Ｉ４が
ＤＦＥＴ８０を流れるようになる。好ましくは、ＤＦＥ
Ｔ８０が、ＤＦＥＴ５０と同様の電流密度（ＦＥＴの電
流／０幅）をｈｏするように製造され、これら両ＦＥＴ
が同様の作動電床を何する。ＥＦＥＴＲＯを流れる電流
■４は、ダイオードＤｉ　ＳＤ４と同様の電流密度を有
するように製造され、かつ互いに直列に接続されたダイ
オードＤＢ　、Ｄ４及び、抵抗器Ｒ３と組合された場合
のＤＦＥＴ６０と同様の電流密度を有するように抵抗器
Ｒ４と組合されたＤＦＥＴ９０を介してアースに流れ込
む。ＥＦＥＴ８０のソースに於ける電圧は、両ダイオー
ドＤ３　、Ｄ４に於ける電圧降下に相当する度合をもっ
て低下した後に、ＥＦＥＴ７０と同様の電流密度を有す
るように製造されたＥＦＥＴｌｏｏのゲートに印加され
る。従って、平衡状態に於けるＥＥＥＴ５０．３　Ｑ　
（７’）　ＶＧＳＧ、を略等しく、ＤＦＥＴ６０．９０
（７）ＶＧＳ７５（等しく、ＥＦＥＴ７０．１００（７
）ＶＧＳが等しく、ダイオードＤｉ　ＳＤ２による電圧
降下がダイオードＤ３、Ｄ４による電圧降下に略等しく
なる。
ＥＦＥＴｌｏｏのゲートに加えられる電圧は京準電汗Ｖ
　Ｒ１’：Ｐである。或る応用に於ては、ＥＦＥＴｌｏ
ｏのゲートに印加される基準電ＪＥ　Ｖ　ＲＥＰが、差
動回路をなすように対をなして接続されるトランジスタ
に対して供給される電圧を制御するための多数の他のＦ
ＥＴに印加される。ＥＦＥＴｌｏｏに印加された基準電
圧Ｖ　ＲＥＦは、ＥＦＥＴｌｏｏと、該ＥＦＥＴのソー
スとアースとの間に接続された抵抗器Ｒ５に或る電流の
流れを引起す。
互いに相殺するような種々のＦＥＴ及びダイオードに於
ける種々の電圧降下により、抵抗器Ｒ５の両端に発生す
る電圧ＶＨ２が、抵抗器ＲＸの両端に発生する電圧ｖｘ
に等しくなければならない。
特に、ＶＧＳ電圧を互いに相殺させるように設定さセル
コトニヨリ、ＦＥＴ７０．５０（７）ＶＧＳｇ、１ｍ引
起される製造］１或いは温度変化によるばらつきが、そ
れぞれＥＦＥＴｌｏｏ、８０のｖＧＳに引起される概ね
同様の変化により相殺される。更に、ダイオードＤｉ　
、Ｄ２に於ける電圧降下の変化も、ダイオードＤ３　、
Ｄ４に於ける概ね同様の変化により相殺される。更に、
ＤＦＥＴ６０の特性及びＲ３の変化も、ＤＦＥＴ６０と
ＤＦＥＴ９０とが；既ね等しい電流密度を何するもので
あれば、ＶＦＥＴ９０及びＲ４に於ける概ね同様の変化
により相殺される。
上記したように、第４図に示された構造によれば個々の
部品のばらつきの効果が互いに相殺するように作用する
ことから、抵抗器Ｒ５の両端に発生する電圧ＶＨ２が製
造１ユ或いは温度的な変化の影響を受けないものとする
ことができる。
史に、ＥＦＥＴ７０、ＤＦＥＴ６０或いはＥＦＥＴ８０
を流れる電流が電源電圧の変化により殆ど無視し得るよ
うな変化をするのみであることから、第４図に示された
回路は実質的に電源電性の変化を受けない。この好まし
い特徴は、ＦＥＴを流れる電流が、該ＦＥＴがその飽和
領域に於て作動している場合には、ＦＥＴの両端に発生
するドレーン−ソース電圧の影響を受けないことによる
ものである。
次に、種々の部品が電床ＶＨ５に対し、て及ぼず温度変
化による影響について詳しく説明する。同様の電流密度
を有するＦＥＴ或いは同様の抵抗値を６する抵抗器は、
温度変化に対して略同様の変化を行い、第４図の回路に
於ては、これらの変化が互いに相殺することから、電圧
ＶＨ２が温度変化に関わらず概ね一定に保持される。
（１）式により与えられるＲＸを流れる電流ＩＸについ
て、回路の温度が上昇した場合には、ＤＦＥＴ４（１の
閾電圧値ＶＴＩＩＤの絶対値が上昇し、抵抗器Ｒ１の抵
抗値も増大する。このように、ＶＴＩＩＤ　　ｌ　ｘＲ
ｌにより定められる電流■１は或るｌｊ向に変化する。
同時に、温度］二昇に伴いＥＦＥＴ５０の閾電圧値￥　
Ｔｌ１ｒ：が下降し、温度上昇に伴い抵抗器ＲＥの抵抗
値が増大する。抵抗器Ｒ１゜Ｒ２が同一の抵抗値を有す
る場合、Ｉ　ＶＴＩＩＤ　Ｉ　＋Ｖ　ＴｌＩＤが、ＶＴ
ＩＩＤとＶ　ＴｌＩｎとがそれぞれ同様の温度係数を有
するものとした場合には本来的に一定であることから、
温度」１昇に伴うｌ　ＶＴＩＩＤ　Ｉの上昇は、減少す
るＶＴＩＩＦにより相殺され、抵抗器ＲＸを流れる電流
ＩＸは、抵抗器Ｒ１、Ｒ２及びＲＸの饋の変化に対して
反比例して変化する。
抵抗器ＲＸは、第４図に示された定電圧基準信ｋｊＷ路
に接続されたロジック回路の遍適な速度対電力特性を得
るべく、抵抗器Ｒ５の両端に所望の電圧を形成し、所望
の電流を流すように選択される。
上記したように、第４図に示された回路に於けるＦＥＴ
、抵抗器及びダイオードによる電汗降ドが全て互いに補
完的に対応するもの同土間で相殺され、最終的な電圧Ｖ
Ｈ２の温度変化に対する変化が実質的にＯとなるように
される。従って、第４図に示された回路が、例えば−５
５℃〜１２５℃といった広い範囲の温度変化に暴露され
た場合でも、電圧ＶＨ２の値は殆ど変化しない。
１ユ記から容易に理解されるように、ＶＧＳの値が唯一
の異なる点であることを考慮すれば、ＥＦＥＴをＤＦＥ
Ｔにより置換することもできる。この場合に必要なこと
は、ＦＥＴ５０の閾電ｒＦ、値を、ＤＦＥＴ４０のＶＴ
ＩＩＤよりも正の饋にすることである。第４図に示され
た回路は、Ｎチャンネルデバイスを用いるものであるが
、チャンネルの棒件の反転を適切に考慮するならば、Ｐ
チャンネルＥＦＥＴ或いはＤＦＥＴを用いることもでき
る。更に、当業者であれば、第４図に示された回路をＮ
チャンネル或いはＰチャンネルのＭＯＳＦＥＴ或いはＪ
ＦＥＴを用いて構成することもできる。
第４図に示されたＦＥＴ４０．５０及び８０が低い電流
密度に於て作動するように、即ちそれらの閾電圧値の近
傍に於て作動するように製造されるのが好ましいが、Ｆ
ＥＴ４０．５０及び８０を、高いゲート−ソース電圧に
於て作動するように製造しても、好ましさの点では前記
した回路に劣るものの、」１記したような利点を達成す
ることが珂能である。ゲート−ソース電圧は、閾電圧値
に近い場合に於いては、ゲート−ソース電圧が大きい場
合よりもＦＥｒを流れる電流に於けるばらつきを小さく
し得ることから、ＦＥＴをその閾電圧値の近傍に於て作
動させるのが望ましい。従って、第４図に示された回路
に於ける挿々の電流の奸ましい値は、ＦＥＴ４０及び８
０をそれらの閾電圧値の近傍に於て作動させることによ
り容易に得ることができる。
第４図に示された定電圧基準信号囲路に用いられた手法
を、第５図に示された定電流基準信号回路に適用するこ
とができる。第４図に於て、電圧ＶＨ２及びＶＸは温度
変化に関わらず一定に保持されるが、抵抗器Ｒ５の値は
温度と共に変化する。
これにより、抵抗器Ｒ５を流れる電流に変化が生じる。
抵抗器を流れる電流が、Ｖ　ＲＥＰに接続されたゲート
を有するＥＦＥＴにより制御される場合に於て、抵抗器
を流れる電流を一定値に保持するためには、電圧ＶＨ２
の値を温度に変化に基づく抵抗値の変化を相殺させるよ
うに或る所定の傾向をもって変化させるようにしなけれ
ばならない。
第５図に於て、第４図に示される定電［Ｅ基準電圧信号
回路により形成されたものであってよい基準電圧Ｖ　Ｒ
ＥＰが、差動ｌ・ランジスタ対１０２．１０４を流れる
電流を制御するために、Ｅ　［”　Ｅ　Ｔ　１００のゲ
ートに印加される。トランジスタ１０２．１０４の出力
は、レベルシフタ１０７のＥＦＥＴ１０６．１０８に接
続されており、レベルシフタ１０７は、対応するトラン
ジスタ１０２．１０４の出力を、対応する高い電力出力
或いは異なる電圧レベルに変換する。
温度変化に対して所定の傾向をもって変化する温度依存
性の電圧ＶＴがレベルシフタ１０７のＥＦＥＴＩＩＯ及
び１２０のゲー・−トに印加され、ぞれによりＥＦＥＴ
ＩＩＯ及びＥＦＥＴ１２０のソ・−スをアースに接続す
る抵抗器Ｒ６、Ｒ７（ｉαの変化が、温度依存性の電圧
ＶＴの変化により相殺される。このようして、抵抗器Ｒ
ｅ　、Ｒ７の抵抗線が温度と共ニー［−昇し、ＥＦＥＴ
ｉｉＯ及び１２０を流れる電流を低減させるようにする
Ｃに対し、電圧ＶＴも温度と共に増大し、一定の電流が
ＥＦＥＴＩＩＯ及び１２０とｆＪＩＬ抗器Ｒ６及びＲ７
に流れる。その結果、抵抗器Ｒｅ％Ｒ７の両端に発生す
る電圧が抵抗器Ｒ８、Ｒ７の抵抗線と比例して温度上昇
と共に増大する。
ＥＦＥＴＩ　１０及び１２０のゲートに印加される電圧
ＶＴは、第４図に於ける基準電圧信号回路に於ける抵抗
器Ｒ１、Ｒ２と同様に接続されかつ同様の機能を果す抵
抗器Ｒ１、Ｒ２の）１１対的な値を適切に定めることに
より調節することができる。
第５図の他の部分は第４図の対応部分と同様の構成を有
する。
ＥＦＥＴＩ　１０及び１２０のゲートに加わる電圧を上
昇させるために、抵抗器Ｒ２の抵抗値をＲ４の抵抗値よ
りも大きくし、電圧ＶＴが温度共に所望の度合をもって
上昇するようにしである。Ｒ１及びＲ２の抵抗値の比は
温度によって変化しないことから、電圧ＶＴは一定の割
合をもって増大する。
前記したように、抵抗器ＲＸを流れる電圧ＩＸが（１）
式により与えられることから、Ｒ２がＲ１よりも大きい
場合には、温度上昇に伴い、ＶＴＩＩＥが減少すると同
時にＶ　ＴｌＩＤの絶対値が増大する場合には、抵抗器
ＲＸを流れる電流ＩＸは、第４図の定電圧回路に於ける
場合よりも高くなり、従って抵抗器ＲＸの両端に発生す
る電圧ｖＸが増大する。抵抗器ＲＸの両端に於ける電圧
の上昇は、ＥＦＥＴＩＩＯ及び１２０のゲートに印加さ
れる電圧の増大を引き起す。抵抗器ＲＸ、Ｒｅ及びＲ７
の両端に発生する電圧の温度係数がそれらの抵抗値の温
度係数と適合するようにＲ１に対するＲ２の比を調節す
れば、抵抗器Ｒｅ　、Ｒ７を流れる電流を温度変化に関
わらず一定とすることができる。
抵抗器ＲＸは、レベルシフタ１０７に接続され速度対電
力性能を最適化するように抵抗器Ｒ６及びＲ７の初期電
圧及び初萌電流を与えるように選択される。所望に応じ
て、抵抗器Ｒ１、Ｒ２の比を電圧ＶＴが所望の温度係数
を有するように選択することもできる。
前記した場合と異なり、Ｖ　ＴＩＩＥ及びＶ　ＴｌＩＤ
の温度係数ＴＣが任意である場合に於てｖｘが或る所望
の温度係数ＴＣを有するものとするためには、以下のよ
うにすれば良い。
Ｖ　ＴｌＩＤ及びＶ　ＴｌＩＣが、考慮される温度変化
の純量に亘って比例的に変化するものとした場合、次の
式が得られる。
ＶＴＩＩＤ　　＝ＶＴＩＩＤＯ＋Ｋｌ　　（Ｔ−ＴＯ）
（ＬＩＬ、Ｋｌ　＝ＶＴＩＩＤ　（７）ＴＣ・（３）Ｖ
ＴＩＩＥ　　＝ＶＴＩＩＥＯ＋Ｉ（２（Ｔ−ＴＯ）イ１
１シ、Ｒ２＝ＶＴＩＩＥ　（７）ＴＣ・・・　（４） 本実施例に於ける回路の場合、ＤＦＥＴ４０及びＤＦＥ
Ｔ５０のＶＧＳがそれらの閾電圧値に近いものと仮定し
ていることから、次の式が得られる。
　ＴｌＩＤ 　ＴＩＩＥ ＩＩ　　〜 かつＩ２− １ ２ ・・・　（５） 従って、 ＶＴＩＩＤＯ＋Ｋｌ　　（Ｔ−Ｔｏ　）また、 ＶＸ　＝ＲＸ　　（Ｉｆ　　＋Ｉ２　）、　　　　　　
・　（７）であることから、 ＲＸ ＶＸ−ｌ　ＶＴＩＩＤＯ＋Ｉ（１（Ｔ−ＴＯ）１ ＲＸ ＋　　　　　　　（Ｔ［ＩＥＯ＋に２　　（Ｔ−ＴＯ）
　）　　。
２ ・・・　（８） ＋ ＶＴＩＩＥＯ十に２　　（Ｔ−ＴＯ） ２ （−行余白） ・・・　（６） Ｒ１、Ｒ２及びＲＸが同様の抵抗性材料からなる場合に
は、これらの値は温度に対して同様の変化を行いＲＸ　
／Ｒ１及びＲＸ　／Ｒ２は温度に対して殆ど変化しない
、従って、 （−行余白） ｄＶＸ　　　　ＲＸ　　　　　　　　　　ＲＸ＝　　　
　　ｌＫ１１＋　　　　　Ｋ２．　　・・・　（９）ｄ
Ｔ　　　　　ＲＩ　　　　　　　　　　Ｋ２或る好適実
施例に於ては、Ｋ　ｌ及びに２が工〕であって、即ち閾
電圧が温度の上昇と共に低下する場合には、（９）式は
正の値と負の値の和をｆ′ｒう。
ここで、ＲＸ　／Ｒ１及びＲＸ　／Ｒ２を適切に定めれ
ば、異なる（ｉｉ’４であって良いＫｌ、Ｋ２を任意の
位に定めた場合でも、ｄＶＸ　／ｄＴ　（０を含む）を
所望の値に定めることができる。
第４図に示された定電圧基準信号回路をシミュレートし
てみたところ電源電圧が４．５〜５．５ボルトの範囲で
変化した場合でも、抵抗器Ｒ５の両端の電圧がその名目
上の値から±０．５８％以」二次化することがなかった
。また温度が０℃〜７５℃の範囲で変化した場合でも、
抵抗器Ｒ５の両端に発生する電圧は±０．３０％以１−
変化することがなく、また−５５℃〜＋１２５℃の温度
変化に対しても±０．６６％以」二次化することがなか
った。基準電圧出力の名目」二の値が１ボルトである場
合に、０℃〜７５℃の温度変化に対する基準電圧の変化
は全体で５ｍＶ、即ち０．０４ｍＶ／℃であった。
第５図に示された定電流基準信号回路をシミュレートし
てみたところ、電源電圧が４．５〜５゜５ボｌレトの範
囲で変化した場合でも、抵抗器Ｒ６、Ｒ７を流れる電流
値が、その名目」二の値に対して±０．４７％以上変化
することがなかった。また、０℃〜７５℃の温度変化に
対してＲｅ　、Ｒ７を流れる電流の変化は、±１．３０
％以下であり、５５℃〜１２５℃の温度変化に対するこ
の電流の変化は±３．２８％以下であった。
第６図は、差動回路をなすように組合されたトランジス
タの対のうちのトランジスタ１４０の人力に一定基準電
圧を印加するための人力閾電圧基準回路を示す。第６図
に於て、ＤＦＥＴ４０、ＥＦＥＴ５０、抵抗器Ｒ１及び
Ｒ２、及びダイオードＤＩ及びＤ２を含む部分は、第４
図に示された回路の対応部分と同様に機能する。Ｉ１し
、第６図の回路の場合、ダイオードＤ２のアノードがア
ースに接続され、そのカソードが、ＤＦＥＴ４０のゲー
トと共に、ＤＦＥＴ１３５及び抵抗器Ｒ８を含む負荷デ
バイスを介して工１の電圧（−ＶＥＩＥ）によりバイア
スされている。この構成により、ノード１に於ける電圧
をより低いものとすることができるようになる。
ＥＦＥＴ５０と、ＤＦＥＴ６０及び抵抗器Ｒ３からなる
負荷デバイスとの間に接続されたＥＦＥＴ１３０は、Ｆ
ＥＴ５０７）ＶＧＳを相殺ｔ　ル働キ’ｉｔ：する。両
ＦＥＴ５０．１３０は、それぞれ閾電圧値の近傍に於て
作動するように同様の低い電流、密度をもって作動する
ように製造されている。ＥＦＥＴ５０及び１３０を流れ
る電流により、電流Ｉ２がＶＴＩＩＥ／Ｒ２と等しくな
るような平衡状態が達成されている。
従って、第４図について説明したように、Ｒ１とＲ２と
が等しい値を有するものとされた場合には、温度変化に
よるこれらの要素の値の変化及びＥＦＥＴ５０及びＤＦ
ＥＴ４０の閾電圧の変化は、互いに相殺し、温度変化に
も関わらず、抵抗器ＲＸの両端に一定の電圧ＶＸが得ら
れる。
抵抗器Ｒ８を介して負の電圧ＶＩＥＥに接続されたソー
スと、ｖＣＥに直接接続されたゲートとを有するＥＦＥ
Ｔ１３５が、ＤＦＥＴ４０の適正な作動を可能にするよ
うに、抵抗器Ｒ１の下側の端子の電圧を、一つのダイオ
ードによる電圧降下の分だけ接地電圧よりも低い電圧に
バイアスするために用いられている。
ＥＦＥＴ１３０のゲートとドレーンとの間に接続された
ダイオードＤ５は、ＤＦＥＴ１３０が僅かに賀の閾電圧
値を有するものである場合に、ＥＦＥＴ１３０がその飽
和領域に於て適切に作動し得るように、ＥＦＥＴ１３０
に印加されたゲートの電圧をドレーン電圧以下に十分プ
ルダウンし得るようにするために用いられている。
ＥＦＥＴ１３０及びＤＦＥＴ５０が（既ね等しい低電流
密度を有し、それぞれ閾電圧値の近傍で作動するように
されていることから、ＥＦＥＴのドレーン（ノード１）
に於ける電圧は以下の式により与えられる。
ＶＤＩ　（ＤＩ　（７）両端子間）＋ＶＧＳ（ＥＦＥＴ
５０）＋ＶＸ−ＶＧＳ　（ＥＦＥＴＩ　３０）。
・・・　（１０） ＥＦＥＴ５０のＶＧＳが、ＥＦＥＴ１３０のＶＧＳに近
いことからノード１に於ける電圧が概ね次の式により与
えられる。
ＶＤｌ＋ＶＸ。
・・・　（１１） ノード１に於ける基準電圧は、差動回路をなすトランジ
スタ１４０．１５０の対に於けるＥＦＥＴ１４０に対し
て基準電圧として与えられる。端子Ａに与えられる入力
端子は、ダイオ−ドＤ６により高められ、差動回路のト
ランジスタの対の他方をなすＥＦＥＴ１５０のゲートに
印加され、ＶＸに対して比較される。
ダイオード１７は、ＥＦＥＴ１５０のゲートに於ける電
圧をＥＦＥＴ１４０のゲートに於ける電圧よりもダイオ
ード１９による電圧降下の分だけ高いレベルにより制限
するためのも小である。
祇抗器Ｒ９に関連するＤＦＥＴ１６０は、人力構造に於
けるｆ１荷デバイスとして機能する。ＥＦＥＴ５０は、
通常ＤＦＥＴ１６０及び祇抗器Ｒ９と同様の複数の負荷
デバイスにより発生する電圧を、シンクとして吸込み得
るように十分に大型のものでなければならない。
上記したように、第６図に示された回路は、第４図に示
された回路と同様の要領をもつで温度変化或いは製造」
二のばらつきの影響を受けない基準電圧信号を発生する
。
第４図〜第６図に示された実施例に適用された概念ハ、
ＦＥＴの閾電圧値或いはピンチオフ電圧値がＦＥＴが組
込まれたデバイスに於ける出力に対して影響を与えない
ようにしたい場合に於いて、種々の形式の回路に対して
適用し得るものである。
本明細書に記載された概念は、温度に対して所望の傾向
をもって変化するように電圧或いは電流を形成しようと
する場合に於ても神々の形式の回路に対して適用し得る
ものである。
本発明の他の実施態様及び応用は当業者であれは、種々
思い至り得るものであって、本発明は−に記した実施例
に内包された概念に基づき種々の態様をもって実施可能
であることを了解されたい。
【図面の簡単な説明】
第１図は、本発明に基づぐ基準電圧信号発生回路を適用
し得るような、差動回路をなすトランジスタの対を含む
典型的な回路を示す一回路図である。 第２図は、典型的な空乏型ＦＥＴについての電圧対電流
グラフである。 第３図は、典型的なエンハンスメント型Ｆ　Ｅ　′Ｉ’
の電圧対電流グラフである。 第４図は、本発明に基づく定電圧基準信号発生回路とし
ての好適実施例を示す回路図である。 第５図は、本発明に基づく定電流基準信号発生回路とし
ての奸適実施ｆＩｊｌｌを示す回路図である。 第６図は、本発明に基づく入力閾電圧基準信号回路とし
てのｈｒ適実施例を示す回路図である。 ２０．２１．２２．２４．２６．２８ ・・・トランジスタ ４０・・・ＤＦＥＴ ５０．７０．８０．１００．１０２．１０４・・・ＥＦ
ＥＴ ６０．９０・・・ＤＦＥＴ １０７・・・レベルシフタ

Claims (39)

    【特許請求の範囲】
  1. （１）温度により選択的に影響を受ける電圧を第１の負
    荷の両端に形成するための基準信号発生回路であって、 第１のトランジスタの閾電圧値に関係する第１の電流を
    前記第１の負荷を介して吸込むために前記第１の負荷の
    第１の端子に接続された第１の電流吸込みデバイスと、 第２のトランジスタの閾電圧値に関係する第２の電流を
    前記第１の負荷を介して吸込むために前記第１の負荷の
    前記第１の端子に接続された第２の電流吸込みデバイス
    とを有し、前記第１の電流が、温度の変化に応じて第１
    の方向に向けて第１の量をもって変化し、前記第２の電
    流が、同様の温度変化に対して前記第１の方向とは逆の
    方向に第２の量をもって変化することを特徴とする回路
    。
  2. （２）前記第１の電流が第１の抵抗値に関係しており、
    前記第２の電流が第２の抵抗値に関係しており、更に、
    前記第１及び第２の抵抗値が、前記第１の負荷を流れる
    前記第１及び第２の電流の和が温度に対して所望の要領
    をもって変化するように定められることを特徴とする特
    許請求の範囲第１項に記載の回路。
  3. （３）前記第１の負荷が第１の抵抗性負荷からなること
    を特徴とする特許請求の範囲第２項に記載の回路。
  4. （４）前記第１及び第２の電流値の和が、前記した温度
    変化に伴い前記第１の抵抗性負荷の抵抗値の変化に反比
    例するように温度変化するべく、前記第１及び第２の抵
    抗値が互いに等しくされており、それにより、前記第１
    の抵抗性負荷を流れる前記第１及び第２の電流値の和に
    より、前記第１の抵抗性負荷の両端に、概ね温度に依存
    しない一定の電圧値を発生するようにしたことを特徴と
    する特許請求の範囲第３項に記載の回路。
  5. （５）前記第１の電流吸込みデバイスが、第１の電圧に
    接続されたゲートと、前記第１の抵抗値を介して前記第
    １の電圧に接続されたソースとを有する第１の空乏型Ｆ
    ＥＴを有し、前記第１の空乏型ＦＥＴのドレンが前記第
    １の抵抗性負荷の第１の端子に接続されていることを特
    徴とする特許請求の範囲第３項に記載の回路。
  6. （６）前記第２の電流吸込みデバイスが、前記第１の抵
    抗性負荷の前記第１の端子に接続されかつ前記第２の抵
    抗値を介してそれ自身のソースに接続されたゲートを有
    する第２のＦＥＴを有し、前記第２のＦＥＴを流れる電
    流が、前記第２のＦＥＴのドレンと、前記第１の抵抗性
    負荷の第２の端子との間に接続されたフィードバック手
    段により制御されていることにより、前記第２の抵抗値
    の両端に発生する、前記ＦＥＴ閾電圧値に依存するゲー
    ト−ソース電圧を一定値に固定することを特徴とする特
    許請求の範囲第５項に記載の回路。
  7. （７）前記第２のＦＥＴの前記ソースが、第１のレベル
    シフト手段を介して前記第１の電圧に接続されているこ
    とを特徴とする特許請求の範囲第６項に記載の回路。
  8. （８）或る範囲の温度変化に対して一定の基準電圧信号
    を発生するための回路であって、第１のトランジスタの
    閾電圧値及び第１の抵抗値に関係する第１の電流を前記
    第１の負荷を介して吸込むために前記第１の抵抗性負荷
    の第１の端子に接続された第１の電流吸込みデバイスと
    、第２のトランジスタの閾電圧値及び第２の抵抗値に関
    係する第２の電流を前記第１の抵抗性負荷を介して吸込
    むために前記第１の抵抗性負荷の前記第１の端子に接続
    された第２の電流吸込みデバイスとを有し、 前記第１の電流が、温度の変化に応じて第１の方向に向
    けて第１の量をもって変化し、前記第２の電流が、同様
    の温度変化に対して前記第１の方向とは逆の方向に第２
    の量をもって変化し、前記第１及び第２の電流値の和が
    、前記した温度変化に伴い前記第１の抵抗性負荷の抵抗
    値の変化に反比例するように温度変化するべく、前記第
    １及び第２の抵抗値が互いに等しくされており、 前記第１及び第２の電流値の和が前記第１の抵抗性負荷
    を流れることにより、前記第１の抵抗性負荷の両端に概
    ね一定の電圧が発生することを特徴とする基準信号発生
    回路。
  9. （９）前記第１の抵抗性負荷が可変抵抗器からなること
    を特徴とする特許請求の範囲第８項に記載の回路。
  10. （１０）前記第１の電流吸込みデバイスが、第１の電圧
    に接続されたゲートと、前記第１の抵抗値を介して前記
    第１の電圧に接続されたソースとを有する第１の空乏型
    ＦＥＴを有し、前記第１の空乏型ＦＥＴのドレーンが前
    記第１の抵抗性負荷の前記第１の端子に接続されている
    ことを特徴とする特許請求の範囲第８項に記載の回路。
  11. （１１）前記第２の電流吸込みデバイスが、前記第１の
    抵抗性負荷の前記第１の端子及び、前記第２の抵抗を介
    して、それ自身のソースに接続されたゲートを有する第
    ２のＦＥＴを有し、前記第２のＦＥＴを流れる電流が、
    前記第２のＦＥＴのドレーンと前記第１の抵抗性負荷の
    第２の端子との間に接続されたフィードバック手段によ
    り制御されることをもって、前記第２の抵抗の両端間に
    発生する、前記第２のＦＥＴ（７）閾電圧値に依存する
    ゲート−ソース電圧を一定値に固定したことを特徴とす
    る特許請求の範囲第１０項に記載の回路。
  12. （１２）前記第１の空乏型ＦＥＴの前記閾電圧値が、前
    記第２のＦＥＴの前記閾電圧とは異なることを特徴とす
    る特許請求の範囲第１１項に記載の回路。
  13. （１３）前記フィードバック手段が、電源電圧と、前記
    第２のＦＥＴの前記ドレーンとの間に接続された第２の
    負荷デバイスを有し、前記第２のＦＥＴの前記ドレーン
    が前記第１の抵抗性負荷の前記第２の端子に接続されて
    いることにより、前記第２の負荷デバイスから電流が吸
    込まれるに伴い、前記第２のＦＥＴの前記ドレーンに発
    生する低減された電圧により、前記第２のＦＥＴのゲー
    トに低減された電圧を発生することをもって、前記第２
    のＦＥＴを流れる電流を制限し、前記閾電圧値に依存す
    る電圧を、前記第２のＦＥＴの前記ゲートとソースとの
    間に発生させることを特徴とする特許請求の範囲第１２
    項に記載の回路。
  14. （１４）前記第２のＦＥＴの前記ソースが、前記第１の
    レベルシフト手段を介して前記第１の電圧に接続されて
    いることを特徴とする特許請求の範囲第１３項に記載の
    回路。
  15. （１５）前記回路内に於て他のＦＥＴと同様の電流密度
    を有するように製造された１つまたは複数のＦＥＴを追
    加することにより前記回路が製造条件のばらつきに依存
    しない基準電圧を発生するようにすることをもって、各
    ＦＥＴに於て発生する電圧降下が前記した１つまたは複
    数のＦＥＴに於ける同様の電圧降下により相殺されるよ
    うにしたことを特徴とする特許請求の範囲第１３項に記
    載の回路。
  16. （１６）前記フィートバック手段が、更に、前記第２の
    ＦＥＴのドレーンに接続されたゲートと、前記第１の抵
    抗性負荷の前記第２の端子に接続されたソースとを有す
    る第３のＦＥＴを有することを特徴とする特許請求の範
    囲第１３項に記載回路。
  17. （１７）前記第２のＦＥＴの前記ドレーンに接続された
    ゲートを有する第４のＦＥＴを有し、前記第４のＦＥＴ
    が、前記第２のＦＥＴと同様の電流密度を有するように
    製造され、それにより前記第２のＦＥＴの前記ゲート−
    ソース電圧と同様の電圧をもって前記第４のＦＥＴのゲ
    ート−ソース間に電圧降下を引起すことにより、前記第
    ４のＦＥＴのソースが、前記第２及び第４のＦＥＴのゲ
    ートソース電圧に概ね依存しない電圧となるようにした
    ことを特徴とする特許請求の範囲第１６項に記載の回路
    。
  18. （１８）前記第４のＦＥＴの前記ソースに接続されたゲ
    ートと、前記第２の負荷デバイスに接続されたソースと
    を有する第５のＦＥＴを有し、前記第３及び第５のＦＥ
    Ｔがそれぞれ同様の電流密度を有するように製造されて
    いることにより、それぞれ互いに相殺するような同様の
    ゲート−ソース電圧降下を引起し、かつ前記第１の抵抗
    性負荷の両端に発生する電圧に概ね等しい電圧をもって
    前記第２の負荷デバイスの両端に電圧降下を引起すこと
    を特徴とする特許請求の範囲第１７項に記載の回路。
  19. （１９）前記第５のＦＥＴのゲートと、前記第１の電圧
    との間に接続された第３の負荷デバイスを有することを
    特徴とする特許請求の範囲第１８項に記載の回路。
  20. （２０）前記第２のＦＥＴの前記ソースが第１のレベル
    シフト手段を介して前記第１の電圧に接続されており、
    第２のレベルシフト手段が前記第４のＦＥＴの前記ソー
    スと前記第５のＦＥＴの前記ゲートとの間に接続されて
    おり、前記第２のレベルシフト手段が、前記第１のレベ
    ルシフト手段と同様の電流密度を有するように製造され
    ていることにより、前記第１のレベルシフト手段により
    引起される電圧降下と概ね等しい電圧降下を引起すよう
    にしたことを特徴とする特許請求の範囲第１９項に記載
    の回路。
  21. （２１）前記第２の負荷が、第６のＦＥＴと第３の抵抗
    とを有し、前記第６のＦＥＴのドレーンが前記電源電圧
    に接続されており、前記第６のＦＥＴのソースが前記第
    ３の抵抗の第１の端子に接続されており、前記第６のＦ
    ＥＴのゲートが前記第３の抵抗の第２の端子に接続され
    ており、前記第３の抵抗の前記第２の端子が前記第２の
    ＦＥＴの前記ドレーンに接続されており、前記第６のＦ
    ＥＴ及び前記第３の抵抗が、前記電源電圧の変動に概ね
    依存しない電流を形成するべく機能するようしたことを
    特徴とする特許請求の範囲第１３項に記載の回路。
  22. （２２）或る範囲の温度変化に対して一定の基準電流信
    号を発生するための回路であって、 第１のトランジスタの閾電圧値及び第１の抵抗値に関係
    する第１の電流を前記第１の負荷を介して吸込むために
    前記第１の抵抗性負荷の第１の端子に接続された第１の
    電流吸込みデバイスと、第２のトランジスタの閾電圧値
    及び第２の抵抗値に関係する第２の電流を前記第１の抵
    抗性負荷を介して吸込むために前記第１の抵抗性負荷の
    前記第１の端子に接続された第２の電流吸込みデバイス
    とを有し、 前記第１の電流が、温度の変化に応じて第１の方向に向
    けて第１の量をもって変化し、前記第２の電流が、同様
    の温度変化に対して前記第１の方向とは逆の方向に第２
    の量をもって変化し、温度変化による前記第１の抵抗性
    負荷の抵抗値の変化にも拘らず、前記第１の抵抗性負荷
    の抵抗値に比例する電圧が前記第１の抵抗性負荷の両端
    に発生するように、前記第１の抵抗性負荷を流れる前記
    第１及び第２の電流値の和が温度に依存するように前記
    第１及び第２の抵抗値を互いに等しくしたことを特徴と
    する定電流基準信号を発生するための基準信号発生回路
    。
  23. （２３）前記第１の抵抗性負荷が可変抵抗器からなるこ
    とを特徴とする特許請求の範囲第２２項に記載の回路。
  24. （２４）前記第１の電流吸込みデバイスが、第１の電圧
    に接続されたゲートと、前記第１の抵抗値を介して前記
    第１の電圧に接続されたソースとを有する第１の空乏型
    ＦＥＴを有し、前記第１の空乏型ＦＥＴのドレーンが前
    記第１の抵抗性負荷の前記第１の端子に接続されている
    ことを特徴とする特許請求の範囲第２２項に記載の回路
    。
  25. （２５）前記第２の電流吸込みデバイスが、前記第１の
    抵抗性負荷の前記第１の端子及び、前記第２の抵抗を介
    して、それ自身のソースに接続されたゲートを有する第
    ２のＦＥＴを有し、前記第２のＦＥＴを流れる電流が、
    前記第２のＦＥＴのドレーンと前記第１の抵抗性負荷の
    第２の端子との間に接続されたフィードバック手段によ
    り制御されることをもって、前記第２の抵抗の両端間に
    発生する、前記第２のＦＥＴの閾電圧値に依存するゲー
    ト−ソース電圧を一定値に固定したことを特徴とする特
    許請求の範囲第２４項に記載の回路。
  26. （２６）前記第１の空乏型ＦＥＴの前記閾電圧値が、前
    記第２のＦＥＴの前記閾電圧とは異なることを特徴とす
    る特許請求の範囲第２５項に記載の回路。
  27. （２７）前記フィードバック手段が、電源電圧と、前記
    第２のＦＥＴの前記ドレーンとの間に接続された第２の
    負荷デバイスを有し、前記第２のＦＥＴの前記ドレーン
    が前記第１の抵抗性負荷の前記第２の端子に接続されて
    いることにより、前記第２の負荷デバイスから電流が吸
    込まれるに伴い、前記第２のＦＥＴの前記ドレーンに発
    生する低減された電圧により、前記第２のＦＥＴのゲー
    トに低減された電圧を発生することをもって、前記第２
    のＦＥＴを流れる電流を制限し、前記閾電圧値に依存す
    る電圧を、前記第２のＦＥＴの前記ゲートとソースとの
    間に発生させることを特徴とする特許請求の範囲第２６
    項に記載の回路。
  28. （２８）前記第２のＦＥＴの前記ソースが、前記第１の
    レベルシフト手段を介して前記第１の電圧に接続されて
    いることを特徴とする特許請求の範囲第２７項に記載の
    回路。
  29. （２９）前記回路内に於て他のＦＥＴと同様の電流密度
    を有するように製造された１つまたは複数のＦＥＴを追
    加することにより前記回路が製造条件のばらつきに依存
    しない基準電圧を発生するようにすることをもって、各
    ＦＥＴに於て発生する電圧降下が前記した１つまたは複
    数のＦＥＴに於ける同様の電圧降下により相殺されるよ
    うにしたことを特徴とする特許請求の範囲第２７項に記
    載の回路。
  30. （３０）前記フィードバック手段が、更に、前記第２の
    ＦＥＴのドレーンに接続されたゲートと、前記第１の抵
    抗性負荷の前記第２の端子に接続されたソースとを有す
    る第３のＦＥＴを有することを特徴とする特許請求の範
    囲第２７項に記載回路。
  31. （３１）前記第２のＦＥＴの前記ドレーンに接続された
    ゲートを有する第４のＦＥＴを有し、前記第４のＦＥＴ
    が、前記第２のＦＥＴと同様の電流密度を有するように
    製造され、それにより前記第２のＦＥＴの前記ゲート−
    ソース電圧と同様の電圧をもって前記第４のＦＥＴのゲ
    ート−ソース間に電圧降下を引起すことにより、前記第
    ４のＦＥＴのソースが、前記第２及び第４のＦＥＴのゲ
    ートソース電圧に概ね依存しない電圧となるようにした
    ことを特徴とする特許請求の範囲第３０項に記載の回路
    。
  32. （３２）前記第４のＦＥＴの前記ソースに接続されたゲ
    ートと、前記第２の負荷デバイスに接続されたソースと
    を有する第５のＦＥＴを有し、前記第３及び第５のＦＥ
    Ｔがそれぞれ同様の電流密度を有するように製造されて
    いることにより、それぞれ互いに相殺するような同様の
    ゲート−ソース電圧降下を引起し、かつ前記第１の抵抗
    性負荷の両端に発生する電圧に概ね等しい電圧をもって
    前記第２の負荷デバイスの両端に電圧降下を引起すこと
    を特徴とする特許請求の範囲第３１項に記載の回路。
  33. （３３）前記第５のＦＥＴのゲートと、前記第１の電圧
    との間に接続された第３の負荷デバイスを有することを
    特徴とする特許請求の範囲第３２項に記載の回路。
  34. （３４）前記第２のＦＥＴの前記ソースが第１のレベル
    シフト手段を介して前記第１の電圧に接続されており、
    第２のレベルシフト手段が前記第４のＦＥＴの前記ソー
    スと前記第５のＦＥＴの前記ゲートとの間に接続されて
    おり、前記第２のレベルシフト手段が、前記第１のレベ
    ルシフト手段と同様の電流密度を有するように製造され
    ていることにより、前記第１のレベルシフト手段により
    引起される電圧降下と概ね等しい電圧降下を引起すよう
    にしたことを特徴とする特許請求の範囲第３３項に記載
    の回路。
  35. （３５）前記第２の負荷が、第６のＦＥＴと第３の抵抗
    とを有し、前記第６のＦＥＴのドレーンが前記電源電圧
    に接続されており、前記第６のＦＥＴのソースが前記第
    ３の抵抗の第１の端子に接続されており、前記第６のＦ
    ＥＴのゲートが前記第３の抵抗の第２の端子に接続され
    ており、前記第３の抵抗の前記第２の端子が前記第２の
    ＦＥＴの前記ドレーンに接続されており、前記第６のＦ
    ＥＴ及び前記第３の抵抗が、前記電源電圧の変動に概ね
    依存しない電流を形成するべく機能するようしたことを
    特徴とする特許請求の範囲第２７項に記載の回路。
  36. （３６）或る範囲の温度変化に対して一定の基準信号を
    発生するための回路であって、 第１の電圧に接続されたゲートと、第１の抵抗値を介し
    て前記第１の電圧に接続されたソースとを有する第１の
    空乏型ＦＥＴを有し、前記第１の空乏型ＦＥＴのドレー
    ンが、該トランジスタの閾電圧値及び前記第１の抵抗値
    に関係する第１の電流を第１の抵抗性負荷を介して吸込
    むために、前記第１の抵抗性負荷の第１の端子に接続さ
    れている第１の電流吸込みデバイスと、 前記第１の抵抗性負荷の前記第１の端子及び、第２の抵
    抗を介して、それ自身のソースに接続されたゲートを有
    する第２のＦＥＴを有し、該トランジスタの閾電圧値及
    び前記第２の抵抗値に関係する第２の電流を前記第１の
    抵抗性負荷を介して吸込むための第２の電流吸込みデバ
    イスと、前記第２のＦＥＴのドレーンに接続されたソー
    スと、前記第１の抵抗性負荷の前記第２の端子に接続さ
    れたゲートと、第２の負荷デバイスを介して電源電圧に
    接続され、かつ第３の負荷デバイスを介してそれ自身の
    ゲートに接続されたドレーンとを有する第３のＦＥＴを
    有し、前記第２の負荷デバイスから電流が吸込まれるに
    伴い、前記第３のＦＥＴの前記ドレーンに発生する低減
    された電圧により、前記第３のＦＥＴのゲートに低減さ
    れた電圧を発生することをもって、前記閾電圧値に依存
    する電圧を、前記第２のＦＥＴの前記ゲートとソースと
    の間に発生させるように、前記第２のＦＥＴを流れる電
    流を制御し、前記第２の抵抗の両端に形成される電圧を
    、第２のＦＥＴの閾電圧値に固定するためのフィードバ
    ック手段とを有し、前記一定基準信号が前記第２のＦＥ
    Ｔの前記ドレーンに発生し、 前記第１の電流が、温度の変化に応じて第１の方向に向
    けて第１の量をもって変化し、前記第２の電流が、同様
    の温度変化に対して前記第１の方向とは逆の方向に第２
    の量をもって変化し、前記第１及び第２の電流値の和が
    、前記した温度変化に伴い選択された要領をもって変化
    するべく、前記第１及び第２の抵抗値が定められており
    、前記第１及び第２の電流値の和が前記第１の抵抗性負
    荷を流れることにより、前記第１の抵抗性負荷の両端に
    発生する電圧及び前記第２のＦＥＴの前記ドレーンに発
    生する電圧が、選択された要領をもって温度に依存する
    変化を行うようにしたことを特徴とする基準信号発生回
    路。
  37. （３７）前記第１の抵抗性負荷が可変抵抗器からなるこ
    とを特徴とする特許請求の範囲第３６項に記載の回路。
  38. （３８）前記第３の負荷がダイオードからなることを特
    徴とする特許請求の範囲第３６項に記載の回路。
  39. （３９）前記第１の抵抗性負荷を流れる前記第１及び第
    ２の電流値の和により、前記第１の抵抗性負荷の両端に
    、概ね温度に依存しない一定の電圧値を発生するように
    、前記第１及び第２の抵抗値が互いに等しくされている
    ことを特徴とする特許請求の範囲第３６項に記載の回路
    。
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