JPH0365835A - Track simulation system - Google Patents
Track simulation systemInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ａ Ｔ Ｍ （Ａｓｙｎｃｈｒｏｎｏｕｓ
ＴｒａｎｓｆｅｒＭｏｄｅ ；非同期転送モード〉方
式を用いた装置におけるセル廃棄率、遅延時間等のトラ
ヒック特性のシミュレーションに適用するトラヒックシ
ミュレーション方式に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention is directed to an ATM (Asynchronous
The present invention relates to a traffic simulation method applied to simulation of traffic characteristics such as cell discard rate and delay time in a device using TransferMode; asynchronous transfer mode> method.
従来、トラヒックシミュレーションとしては、汎用シミ
ュレーション言語のＧ Ｐ Ｓ Ｓ （Ｇｅｎｅｒａｌ
Ｐｕｒｐｏｓｅ Ｓｙｓｔｅｍ Ｓｉｍｕｌａｔｏｒ
）若しくは事務用、科学用に広く使用されているプログ
ラミング言語のＦ ＯＲＴ ＲＡ Ｎ （Ｆｏｒｍｕｌ
ａ Ｔｒａｎｓｌａｔｉｎｇ Ｓｙｓｔｅｍ；フォート
ラン）等のソフトウェアでシミュレーションモデルを作
成して行なうか、又は、実際に使用するシステムを用い
負荷をかけて実施している。Conventionally, for traffic simulation, the general-purpose simulation language GPS (General
Purpose System Simulator
) or FORMUL, a programming language widely used for office and scientific purposes.
This is done by creating a simulation model using software such as Translating System (Fortran), or by applying a load to the system that will actually be used.
上述した従来のトラヒックシミュレーションのうち、汎
用言語を用いてソフトウェアでシミュレーションモデル
を作成する場合、ＡＴＭ交換機では、１５０Ｍｂｐｓの
高速転送を行うと共にセルの廃棄率を１０−８〜１０−
１０付近に設定するので、評価を行うためにはＩ Ｑ
１０〜Ｉ Ｑ、１２、すなわち１００億個〜１兆個のセ
ルを発生させ、且つそれらを音声９画像等異なった種別
の複数呼設定しなければならず、スーパーコンピュータ
を用いても極めて困難であり不可能に近いという問題点
がある。又、実際に使用するシステムを用いる方法では
、ＡＴＭ交換機は開発中段階にあり、開発されるＡＴＭ
交換システムのセル廃棄率、遅延時間等のトラヒック特
性を評価するために事前にシミュレーションを行うので
あるから、これも矛盾をかかえていることになる。In the conventional traffic simulation described above, when creating a simulation model in software using a general-purpose language, an ATM switch performs high-speed transfer of 150 Mbps and reduces the cell discard rate to 10-8 to 10-8.
Since it is set around 10, in order to perform the evaluation, the IQ
10 to IQ, 12, that is, 10 billion to 1 trillion cells must be generated and multiple calls of different types such as audio, 9 images, etc. must be generated, which is extremely difficult even using a supercomputer. The problem is that it is almost impossible. In addition, in the method of using the system that is actually used, the ATM switch is still in the development stage, and the ATM
Since simulations are performed in advance to evaluate traffic characteristics such as the cell discard rate and delay time of the switching system, this also presents a contradiction.
本発明の目的は、ＡＴＭ交換機のトラヒック特性を評価
することが可能なトラピックシミュレーション方式を提
供することにある。An object of the present invention is to provide a traffic simulation method capable of evaluating the traffic characteristics of an ATM switch.
本発明のトラビックシミュレーション方式は、セルと呼
ばれる固定長のパケットの発生パターンを設定するパタ
ーン指定回路及び前記パターン指定回路で指定されたパ
ターンに従ってセルを発生送出するセル送出回路を有す
るセルパターン発生回路と、発生したセルの到着時刻を
記憶する記憶回路と、シミュレーションの対象となるシ
ミュレーションモデル条件の情報信号の授受を行うイン
タフェース回路とを設け、前記セルパターン発生回路へ
発生パターン及び発生の起動、停止を前記シミュレーシ
ョンモデル条件に従って指示し、前記記憶回路から前記
インタフェース回路を介してセルの到着時刻を読取り、
統計処理するよう構成されている。The traffic simulation method of the present invention includes a cell pattern generation circuit that includes a pattern specification circuit that sets a generation pattern of fixed-length packets called cells, and a cell sending circuit that generates and sends cells according to the pattern specified by the pattern specification circuit. , a memory circuit for storing the arrival time of generated cells, and an interface circuit for transmitting and receiving information signals of simulation model conditions to be simulated, and transmitting generation patterns and generation start/stop to the cell pattern generation circuit. instructing according to the simulation model conditions and reading the cell arrival time from the storage circuit via the interface circuit;
It is configured for statistical processing.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を示す構成図である。第１図
において、ハードウェア回路７は、セルの発生パターン
を設定するパターン指定回路１１．２１〜ｎ１及びパタ
ーン指定回路１１゜２１〜ｎ１で指定されたパターンに
従ってセルを発生送出するセル送出回路１２，２２〜ｎ
２を有するセルパターン発生回路１，２〜ｎと、発生し
たセルの到着時刻を記憶するメモリ３と、シミュレーシ
ョンの対象となるシミュレーションモデル条件の情報信
号の授受を行うインタフェース回路５．６とを備える。FIG. 1 is a block diagram showing an embodiment of the present invention. In FIG. 1, the hardware circuit 7 includes pattern designation circuits 11.21 to n1 that set cell generation patterns and a cell transmission circuit 12 that generates and transmits cells according to the pattern designated by the pattern designation circuits 11.21 to n1. ,22~n
2, a memory 3 for storing arrival times of generated cells, and an interface circuit 5.6 for transmitting and receiving information signals of simulation model conditions to be simulated. .
コンピュータ内のＧＰＳＳ等の汎用シミュレーション言
語で作成したシミュレーションモデル４は、インタフェ
ース回路５゜６を介しハードウェア回路７と接続されて
いる。A simulation model 4 created in a computer using a general-purpose simulation language such as GPSS is connected to a hardware circuit 7 via an interface circuit 5.6.
以下に動作を説明する。まず始めに、シミュレーション
モデル４は、インタフェース回路６を介してセルパター
ン発生回路１，２〜ｎのおのおのパターン指定回路１１
．２１〜ｎ１へ指数分布、幾何分布等発生パターンの指
示を与える。その後、セル送出回路１２，２２〜ｎ２の
それぞれへシミュレーションモデル４で発生させた呼の
生起、消滅等のシミュレーションモデル条件に従った情
報を送り、セル送出回路１２，２２〜ｎ２から個別にセ
ルの送出、停止を行わせる。セル送出回路１２，２２〜
ｎ２から送出されたセルは、時刻側にメモリ３へ蓄積さ
れる。蓄積方法の一例としては、メモリ３の０．１〜ｍ
のビット列をセルパターン発生回路に対応させ、メモリ
３の１゜２．３〜にのアドレス列に時刻を対応させる。The operation will be explained below. First of all, the simulation model 4 connects each pattern designation circuit 11 of the cell pattern generation circuits 1, 2 to n via the interface circuit 6.
．． 21 to n1 are given instructions on generation patterns such as exponential distribution and geometric distribution. Thereafter, information according to the simulation model conditions such as the occurrence and cancellation of calls generated by the simulation model 4 is sent to each of the cell sending circuits 12, 22 to n2, and the cell sending circuits 12, 22 to n2 individually transmit the cell information. Send and stop. Cell sending circuits 12, 22~
The cells sent out from n2 are stored in the memory 3 on the time side. As an example of the storage method, 0.1 to m of the memory 3
The bit string is made to correspond to the cell pattern generation circuit, and the time is made to correspond to the address string from 1°2.3 of the memory 3.
例えば、１５５Ｍｂｐｓで３６バイトの長さのセルの場
合、約１．８５μＳ／アドレスとなる。シミュレーショ
ンモデル４は、メモリ３からインタフェース回路５を介
してセルの到着状況を知り、度数分布、到着間隔、プロ
グラムで想定したバッファでのセル廃棄率、遅延時間等
の情報により統計処理を行う。For example, for a cell with a length of 36 bytes at 155 Mbps, it is approximately 1.85 μS/address. The simulation model 4 learns the cell arrival status from the memory 3 via the interface circuit 5, and performs statistical processing based on information such as frequency distribution, arrival interval, cell discard rate in the buffer assumed by the program, and delay time.
第２図は複数のノード（局）にわたるネットワークレベ
ルに対し本発明を応用した場合を説明するための構成図
である。ハードウェア回路７ａ〜７ｆは、第１図に示す
ハードウェア回路７と同様のもので、インタフェース回
路５，６を含めシミュレーションモデルに必要な数量の
セルパターン発生回路１，２〜ｎを準備する。シミュレ
ーションモデル４ａ〜４ｃは、第１図に示すシミュレー
ションモデル４と同様のもので、実際には、１つのシミ
ュレーションモデルが作成され、共通に使用される。第
２図においては、ハードウェア回路７ａ−７ｂ間、７ｃ
ｍ７ｄ間、７ｅ−７ｆ間のトラヒックシミュレーション
が行われる場合が示されている。FIG. 2 is a block diagram for explaining the case where the present invention is applied to a network level spanning a plurality of nodes (stations). The hardware circuits 7a to 7f are similar to the hardware circuit 7 shown in FIG. 1, and the number of cell pattern generation circuits 1, 2 to n required for the simulation model, including the interface circuits 5 and 6, are prepared. The simulation models 4a to 4c are similar to the simulation model 4 shown in FIG. 1, and in reality, one simulation model is created and used in common. In FIG. 2, between hardware circuits 7a and 7b, 7c
A case is shown in which traffic simulation is performed between m7d and between 7e and 7f.
本発明は以上説明したように、指定されたパターンに従
ってセルを発生送出するセルパターン発生回路と、発生
したセルの到着時刻を記憶する記憶回路と、シミュレー
ションモデル条件の情報信号の授受を行うインタフェー
ス回路とを設け、セルの発生制御をシミュレーションソ
フトウェアで行わずに、１０１０〜１０１２個のセルの
発生をセルパターン発生回路で行うようにしたので、Ａ
ＴＭ交換機のトラヒック特性を評価することが可能にな
るという効果を有する。As explained above, the present invention includes a cell pattern generation circuit that generates and transmits cells according to a specified pattern, a storage circuit that stores the arrival time of generated cells, and an interface circuit that exchanges information signals of simulation model conditions. A.
This has the effect of making it possible to evaluate the traffic characteristics of a TM switch.
の構成図である。FIG.
１．２〜ｎ・・・セルパターン発生回路、１１゜２１〜
ｎ１・・・パターン指定回路、１２，２２〜ｎ２・・・
セル送出回路、３・・・メモリ、４，４ａ〜４Ｃ・・・
シミュレーションモデル、５．６・・・インタフェース
回路、７．７ａ〜７ｆ・・・ハードウェア回路。1.2~n...Cell pattern generation circuit, 11°21~
n1... Pattern designation circuit, 12, 22 to n2...
Cell sending circuit, 3...Memory, 4, 4a to 4C...
Simulation model, 5.6... Interface circuit, 7.7a-7f... Hardware circuit.
Claims (1)
するパターン指定回路及び前記パターン指定回路で指定
されたパターンに従ってセルを発生送出するセル送出回
路を有するセルパターン発生回路と、発生したセルの到
着時刻を記憶する記憶回路と、シミュレーションの対象
となるシミュレーションモデル条件の情報信号の授受を
行うインタフェース回路とを設け、前記セルパターン発
生回路へ発生パターン及び発生の起動、停止を前記シミ
ュレーションモデル条件に従って指示し、前記記憶回路
から前記インタフェース回路を介してセルの到着時刻を
読取り、統計処理することを特徴とするＡＴＭ交換機に
おけるトラヒックシミュレーション方式。A cell pattern generating circuit includes a pattern specifying circuit that sets a generation pattern of fixed-length packets called cells, a cell sending circuit that generates and sends cells according to the pattern specified by the pattern specifying circuit, and a cell pattern generating circuit that determines the arrival time of the generated cell. a storage circuit for storing data and an interface circuit for transmitting and receiving information signals of simulation model conditions to be simulated, and instructing the cell pattern generation circuit to start and stop the generation pattern and generation according to the simulation model conditions; A traffic simulation method in an ATM switch, characterized in that cell arrival times are read from the storage circuit via the interface circuit and subjected to statistical processing.
Priority Applications (1)
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|---|---|---|---|
| JP20235289A JP2638213B2 (en) | 1989-08-03 | 1989-08-03 | Traffic simulation method |
Applications Claiming Priority (1)
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ID=16456104
Family Applications (1)
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Country Status (1)
| Country | Link |
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| JP (1) | JP2638213B2 (en) |
Families Citing this family (1)
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|---|---|---|---|---|
| ES2107379B1 (en) | 1995-08-11 | 1998-07-01 | Telefonica Nacional Espana Co | NETWORK EMULATOR OF ASYNCHRONOUS TRANSFER MODE. |
-
1989
- 1989-08-03 JP JP20235289A patent/JP2638213B2/en not_active Expired - Lifetime
Also Published As
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|---|---|
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