JPH036599B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はランダム・アクセス・メモリにおける
メモリセルのアクセス時間を短縮することに関す
るものである。この明細書で説明する好適な実施
例は、64K CMOSスタチツクRAMで構成される
回路についてのものである。

スタチツクRAM内のメモリセルの読出しにお
けるメモリセルの読出しにおける遅延のいくらか
はセル選択時間を含む。このセル選択時間は、ア
ドレス・バツフアとデコーダを動作させるために
必要な時間と、それに続く語線遅延に対応する。
その後の遅延はセル読出し時間である。このセル
読出し時間はセンス増幅器と出力バツフアを動作
させるために必要な時間に対応する。16Kスタチ
ツクRAMにおいては、定義されるセル選択時間
は全遅延時間の約68％であり、セル読出し時間は
残りの32％である。

スタチツクRAMの密度が高くなるにつれて、
セル読出し時間は全アクセス時間が大きな割合を
占めるようになる。65KスタチツクRAMについ
て考えると、セルの選択時間は全遅延時間の約58
％であり、セル読出し時間は全遅延時間の約42％
である。全遅延時間のうちセル読出し時間の割合
がこのように高くなる理由は、メモリセルのトラ
ンジスタが弱くなるためにビツト線信号が小さく
なり、大きなビツト線間容量が存在するからであ
る。

本発明の目的はセル読出し時間を短くすること
である。

本発明によれば、ビツト線に結合されたビツト
線クランプ回路と、ビツト線およびビツト線クラ
ンプ回路に結合されたほぼ一定の電流源とを備え
る半導体メモリ用のビツト線負荷が得られる。

本発明はそのようなビツト線負荷を含む半導体
メモリにも関するものである。

一実施例においては、利得を最高にし、データ
線レベル安定度を向上させるために、スイツチン
グされる補償された電流源を用いる列センス増幅
器も設けられる。別々の読出し路とデータ路が付
加される。選択されていない列に起因する容量を
小さくするために漂遊容量（sneak
capacitance）が設けられる。

以下、図面を参照して本発明を詳しく説明す
る。

まず、双安定フリツプフロツプ型の典型的なメ
モリセル用の列回路が示されている第１図を参照
する。基本的には、第１図にはビツト線負荷回路
１０と、メモリセル１２と、ビツト線１４，１６
と、行のための語線１８と、データ書込み線２
０，２２と、別々のデータ読出線２４，２６と、
列増幅器４０とを示す。列は複数のメモリセルを
含み、メモリ中のそのような回路を有する複数の
そのような列が設けられる。ただし、後で述べる
ように、電流源負荷は共用される。

ビツト線回路１０はメモリセル１２に組合わさ
れて、ビツト線１４，１６に差電圧が迅速に生ず
ることができるようにするとともに、ビツト線電
圧があまり低く降下することを阻止することによ
りセルの安定度を保持できるようにする。また、
回路１０（基準電圧V_R1を有する）はトランジス
タの特性とは独立に高い電圧利得を与える。回路
１０においては、トランジスタ３０により形成さ
れるクランプが、Ｐチヤネル・トランジスタ３２
により形成された電流源および基準電圧V_R1と協
働する。Ｎチヤネル・トランジスタ３０とＰチヤ
ネル・トランジスタ３２のソースはビツト線１４
に結合され、ドレインは動作電圧源に結合され
る。この場合には動作電圧源は5.0ボルトのV_CCで
ある。トランジスタ３０のゲートは電圧源V_CCに
結合される。トランジスタ３２のゲートは基準電
圧V_R1に結合される。この基準電圧はチツプ上に
発生される可変電圧である。基準電圧V_R1を発生
する回路は、CMOSにおいて起るＮチヤネル・
トランジスタとＰチヤネル・トランジスタにおけ
る変化を補償する。これについては第２図を参照
して説明する。しかし、基準電圧V_R1は周囲条件
に応じて変化する直流電圧である。基準電圧V_R1
はトランジスタのパラメータに従い、ビツト線に
対して比較的一定の電流源を与える電圧を供給す
る。それぞれ電流源とクランプを有する回路１０
は、この実施例では２本の各ビツト線１４，１６
に対して設けられる。

半導体の分野では電流源としてＰチヤネル・ト
ランジスタを使用することは一般にない。その代
りに、各ゲートをビツト線に結合したＮチヤネ
ル・トランジスタすなわちデプリーシヨン型トラ
ンジスタを使用する。そのように結合することに
よりクランプはほとんど行われず、かつ追従もし
ない。本発明は、改良した装置を得るためにビツ
ト線クランプの諸特徴をトラツキングに結びつけ
るものである。

メモリセルを読出すために、ソース・ドレイン
路がビツト線対に結合されているトランジスタ３
４を導通状態にする等化信号が与えられる。これ
はビツト線を約4.0ボルトに等化する。この時に、
回路１０に関してＰチヤネル・トランジスタ３２
が導通状態となり、トランジスタ３０のしきい値
電圧が約1.5ボルトであるようにトランジスタ３
０が構成されているから、トランジスタ３０によ
り構成されているクランプはまだ動作しない。し
たがつて、この構成ではトランジスタ３０は、ビ
ツト線V_CCより約1.5ボルト低くなるまでは導通状
態にならない。したがつて、トランジスタ３０の
ゲートとソースが高レベルの間は、ビツト線が約
４ボルトに等しくされており、その４ボルトでは
トランジスタ３０のための適切な電圧遷移が行わ
れないから、トランジスタ３０は導通状態になら
ない。したがつて、この時には、トランジスタ３
２は電圧とは比較的独立にほぼ一定の電流源とな
る。メモリセル１２は一方のビツト線を流れる電
流を変調する。この電流源はほぼ一定の電流を供
給するから、ビツト線電圧は大幅に変化しなけれ
ばならない。ビツト線電圧が変化すると、ビツト
線１４と１６の間の電圧差が読取られる。セルを
読取るためには約0.1ボルトのデルタで十分であ
る。

平衡クロツクがオフ状態になると、一方のビツ
ト線のＰチヤネル・トランジスタが導通状態であ
る結果として、そのビツト線はV_CCへ向つて動
く。他方のビツト線はメモリセル１２の動作のた
めにアースレベルへ向つて動く。ビツト線の電圧
アースレベルへ向つて降下するにつれて、ある時
刻にクランプ・トランジスタ３０を導通状態にす
るのに十分な電圧差が生じる。これは、ビツト線
の電圧が約3.5ボルトの時に起る。メモリセルは
ビツト線を約３ボルトに降下させるが、クランプ
はビツト線電圧がそれ以下に降下することを阻止
する。（これが起る前にセルは読取られている。）
ビツト線の電圧があまり低く下ることを阻止する
ことにより、メモリセルの記憶内容が急に変る危
険が大幅に減少する。

第１図の下側部分は列読出しおよび書込み回路
を示す。この図からわかるように、書込み線２
０，２２は読出し線２４，２６とは別である。こ
の図においては列選択信号はYnである。この信
号Ynが高レベルの時は、読出しおよび書込みの
ために列が選択される。差動列増幅器４０が入力
トランジスタ４２，４４と、これらの入力トラン
ジスタのための電流源として機能するＮチヤネ
ル・トランジスタ４６とＰチヤネル・トランジス
タ４８，５０とを含む様子が示されている。トラ
ンジスタ４８，５０のゲートは第２の基準電圧
V_R2に接続される。トランジスタ４８，５０は、
読出し線との電圧とは独立にほぼ一定の電流を供
給するほぼ理想的な電流源負荷として機能する。

トランジスタ５２，５４は制御回路として機能
するスイツチング・トランジスタである。それら
のトランジスタはトランジスタ４６のゲートを、
信号Ynの状態に応じて、電圧V_R3とアース電位の
間で切り換える。信号Ynが低レベルの時は、ト
ランジスタ５４がアースへ至る経路を導通状態と
するから、トランジスタ４６のゲートは低レベル
である。また、信号Ynが低レベルの時は、トラ
ンジスタ５６も導通状態となつて回路点６０が
V_CCの１つのしきい値以内に引き下げられる。ト
ランジスタ５６は、信号Ynが低レベルの時に回
路点６０をV_CCマイナスV_toに保つクランプ・ト
ランジスタである。

セルから読出している間はデータ書込み線２０
と、それの相補データ書込み線２２は電圧V_CCに
保たれる。ビツト線電圧は列センス増幅器４０を
駆動する。それによつてデータ読出し線２４，２
６に出力信号が発生される。それらの出力信号は
主読出し増幅器（図示せず）により検出される。

メモリセル１２へ書込むために、選択されたビ
ツト線をトランジスタ６２または６４を介して引
き下げるドライバ回路により、データ書込み線２
０または２２がアース電位近くに引き下げられ
る。

データ読出し線２４，２６のためのＰチヤネ
ル・トランジスタ４８，５０は、トランジスタ４
２，４４，４６，５２，５４，５６により示され
ているような列増幅器装置をそれぞれ有するいく
つかの列により共有される。

第１図の回路はＰチヤネル・トランジスタ６６
も含む。このトランジスタのゲートには列選択信
号Ynが与えられる。このトランジスタは漂遊路
に関するものである。大容量のRAMにおいて
は、データ読出し線２４，２６は各列のトランジ
スタ４２，４４４に結合される。読出すべきセル
を含んでいる列以外の列について考えてみる。そ
れらの選択されている各列については、アドレス
されるメモリセルのための語線１８が高レベルに
なると、それはアドレスされたメモリセルをそれ
のビツト線に結合するばかりでなく、複数の隣接
するメモリをそれぞれの対応するビツト線に結合
する。その結果、語線１８に沿う各列はV_CCの電
圧であるビツト線１４または１６を有する。ビツ
ト線１４，１６は対応するトランジスタ４２，４
４のゲートに接続される。その結果として、選択
されない各列において、トランジスタ４２または
４６のゲートは電圧V_CCとなる。そこで、データ
読出し線２４または２６が電圧V_CCマイナスV_to
（V_toはＮチヤネル・トランジスタのしきい値を表
す）より低いと、トランジスタ４２または４６が
導通状態となる。これは選択されない各列におい
て起る。その結果、データ読出し線２４または２
６が選択されていない全ての列中の回路点６０に
結合され、そのためにデータ読出し線にかかる容
量負荷が大幅に増加し、RAMの速度が低下す
る。

この問題を解決するために、各列はトランジス
タ６６を含む。このトランジスタのゲート・ドレ
イン路はビツト線１４，１６を結合する。トラン
ジスタ６６のゲートは列選択信号Ynに結合され
る。列が選択された時にその信号Ynは高レベル
である。トランジスタ６６はＰチヤネル素子とし
て示されているから、ある列が選択されると（信
号Ynが高レベル）、選択された列のためのトラン
ジスタ６６は非導通状態になる。しかし、選択さ
れない列のトランジスタ６６は導通状態になる。
動作している語線に沿う各メモリセル１２はそれ
自身の列のビツト線１４，１６の一方の電圧を通
常引き下げるから、その列のトランジスタ６６が
導通状態になると、そのメモリセルは両方のビツ
ト線をV_CC以下に引き下げる。そのために、選択
されていない全ての列のトランジスタ４２，４４
が非導通状態に保たれ、余分の容量がなくされ
て、その余分の容量に伴う問題が解消される。

ここで説明している好適な実施列の基準電圧は
第２，３図に示す回路により発生される。各回路
はチツプ選択信号CSを受ける。また、それらの
各回路は、第１図に示す回路におけるトランジス
タの特性の変化を模するためにＰチヤネル・トラ
ンジスタとＮチヤネル・トランジスタも含む。第
１〜４図に示す回路は全て１つのチツプ上に作ら
れる。

第２図において、チツプ選択信号CSは線８０
へ結合される。信号CSが低レベルの時は、トラ
ンジスタ９０と９２により構成されているインバ
ータの出力８１は高レベルである。この高レベル
出力によりＰチヤネル・トランジスタ８４，８６
は非導通状態にされ、Ｎチヤネル・トランジスタ
８８は導通状態にされる。そのためにトランジス
タ８８のソース・ドレイン路によつて回路点８７
の電位がアースレベルに引き下げられる。回路点
８７はＮチヤネル・トランジスタ９６，９８，１
００のゲートに結合されているからそれらのトラ
ンジスタは非導通状態にされる。

更に、信号CSが低レベルの時には、Ｐチヤネ
ル・トランジスタ８２が導通状態にされて、回路
点８３のレベルが電圧V_CCに引き下げられる。ト
ランジスタ８２のソース・ドレイン路が回路点８
３のレベルを電圧V_CCに引き下げる。回路点８３
はＰチヤネル・トランジスタ９４のゲートに結合
されているから、トランジスタ９４は非導通状態
にされる。トランジスタ９４，９６，９８，１０
０は電力を消費するから、チツプ選択信号が低レ
ベルの時にそれらのトランジスタは非導通状態に
される。それらのトランジスタが非導通状態にな
つている時は、Ｐチヤネル・トランジスタ１０２
とＮチヤネル・トランジスタ１０４，１０６，１
０８が回路点８５を約３ボルト（V_CCが５ボルト
の時）の電圧近くに保つ。トランジスタ１０２〜
１０８は小電力トランジスタであるから消費電力
は少い。回路点８５は基準電圧V_R1を与える。

チツプ選択信号が高レベルになるとトランジス
タ８２は非導通状態にされる。そうするとトラン
ジスタ９０，９２により構成されているインバー
タの出力８１が低レベルとなるから、トランジス
タ８４，８６は導通状態となり、トランジスタ８
８は非導通状態となる。そうすると回路点８３，
８７は回路点８５に接続される。そのためにＰチ
ヤネル・トランジスタ９４が非導通状態にされ、
トランジスタ９６，９８，１００は導通状態にさ
れる。この回路構成により自己バイアスされるイ
ンバータが得られ、出力回路点８５が入力回路点
８３，８７に接続される。出力回路点８５は、Ｒ
チヤネル・トランジスタ９４により模されている
Ｐチヤネル・トランジスタをたどる基準電圧を与
える。更に、メモリセル・バス・トランジスタ６
８，７０はトランジスタ９６，９８，１００によ
り模される。したがつて、出力V_R1がＰチヤネ
ル・トランジスタおよびＮチヤネル・トランジス
タの変化をたどり、それによりトランジスタの特
性とは独立にベツト線１４，１６をバイアスでき
る。第１図のＰチヤネル・トランジスタ３２の特
性が変化したとすると、そのトランジスタと同じ
チツプに形成されているトランジスタ９４の特性
も変化し、ビツト線にかかる負荷が補償される。
これと同じことがトランジスタ６８，７０と９６
〜１００にもあてはまる。

なるべくなら基準電圧V_R1は複数の列を駆動す
るようにする。ここで説明している実施例におい
ては、第２図に示されているような基準電圧発生
器が２個64K CMOSスタチツクRAMのために使
用される。

第３図は列増幅器のための基準電圧V_R2，V_R3
を与える回路を示す。第３図の基準電圧発生器に
おけるチツプ選択信号が、トランジスタ１１６と
１１８で構成されているインバータ１１４へ与え
られる。チツプ選択信号が低レベルの時は、イン
バータ１１４の出力１２０は高レベルである。出
力１２０は段１１０，１１２のＰチヤネル・トラ
ンジスタのゲートとＮチヤネル・トランジスタの
ゲートへ与えられる。したがつて、チツプ選択信
号が低レベルの時はＰチヤネル・トランジスタ１
２８が非導通状態にされ、Ｎチヤネル・トランジ
スタ１３０が導通状態にされて、回路点１３４を
トランジスタ１３０のソース・ドレイン路を経て
アースレベルへ引き下げる。また、チツプ選択信
号CSが低レベルの時は、段１１０におけるトラ
ンジスタ１２２，１２４，１２６，１２８，１３
０のソース・ドレイン路を通るV_CCのアスへ至る
電流路が断たれる。

チツプ選択信号CSが高レベルの時は、回路点
１２０は高レベルとなり、そのためにトランジス
タ１２８は導通状態にされ、トランジスタ１３０
は非導通状態にされる。そうすると回路点１３４
における電圧が、ゲートが回路点１３４に結合さ
れているＮチヤネル・トランジスタ１３２の寸法
（幅）に対するトランジスタ１２２，１２４，１
２６，１２８の相対的な寸法により決定される電
位まで上昇する。したがつて、信号CSが高レベ
ルの時は、段１１０においては電源V_CCからアー
スまで電流が流れる。

段１１０においては、Ｐチヤネル・トランジス
タの特性を模するために１個のＰチヤネル・トラ
ンジスタを用いる代りに、多数のチヤネル・トラ
ンジスタ１２２，１２４，１２６，１２８が用い
られる。これは、それらのトランジスタが直線領
域にバイアスされるようにするためである。その
ようにバイアスすることによりそれらの各トラン
ジスタのドレイン・ソース間電圧が最低となる。
第１図のトランジスタ４８，５０も直線領域にお
いてバイアスされる。したがつて、基準電圧V_R2
はＰチヤネル・トランジスタの特性を正しくたど
る。

第２図に示す段１１２は、使用するＰチヤネ
ル・トランジスタの数が１個少いことを除いて、
段１１０と同じである。その理由は、基準電圧
V_R3が基準電圧V_R2より高いからである。そのた
めに、使用するトランジスタを全て直線領域に保
つための余分のトランジスタが不要になる。

ここで説明している実施例においては、V_CCは
５ボルト、基準電圧V_R1は約３ボルト、基準電圧
V_R2は約1.7ボルト、基準電圧V_R3は約2.2ボルトで
ある。この回路により、V_CCが予測された５ボル
トレベル以下の時に、それでも各部品が動作する
ようにする保護回路が得られる。そのような保護
回路を第４図に示す。この保護回路はＰチヤネ
ル・トランジスタ１３６を有する回路１３４を含
む。電圧V_CCが低くなると、データ読出し線２４
の電圧は低すぎるレベルまで低下しようとする傾
向がある。その理由は、トランジスタ４８，５０
が直線領域ではなくて飽和領域にバイアスされる
ようになるからである。

このようなことが起きないようにするために、
回路１３４は列増幅器４０を模する。電圧V_CCが
低くなるにつれて、回路１３４中の回路点１３８
がデータ読出し線２４，２６の電圧降下より先に
電圧降下する。トランジスタ１４０のゲートが基
準電圧V_R2ではなくてV_R3により駆駆動されるた
めに、データ読出し線２４が電圧降下するより前
に回路点１３８が電圧降下する。このために、ト
ランジスタ４８，５０（第１図）がV_CCの降下に
つれて飽和領域に入る前に、トランジスタ１４０
が確実に飽和領域に入れられる。回路点１３８が
低レベルになると、トランジスタ１３６が導通状
態になつて、データ読出し線２４が低すぎるレベ
ルまで電圧降することを阻止する。電圧V_CCが３
ボルトまで低下し、第４図に示す保護回路が用い
られないとすると、データ読出し線２４は約0.5
ボルトまで低下する。しかし、第４図に示す保護
回路を用いることにより、データ読出し線２４は
約２ボルトに保たれる。

【図面の簡単な説明】

第１図は半導体メモリ用のビツト線負荷回路
と、制御回路を有する列読出しおよび書込み回路
を含むいくつかの列回路とを示す回路図、第２図
は第１図の回路において用いられる基準電圧を供
給する基準電圧発生器の回路図、第３図は第１図
の回路において用いられる別の２種類の基準電圧
を供給する基準電圧発生器の回路図、第４図は低
い電源電圧保護回路の回路図である。 １０…ビツト線負荷、１２…メモリセル、１
４，１６…ビツト線、２４，２６…データ読出し
線、３０…ビツト線クランプ、３２，４６…電流
源、３４…平衡手段、４０…差動増幅器、５２，
５４…スイツチング手段。

Claims (1)

1. 【特許請求の範囲】 １ メモリアレイと、 複数の列線１４，１６対と、 複数のワード線１８と、 各々のセルが交差結合されたＮチヤネルトラン
   ジスタ対を有し、列線対と前記ワード線との一つ
   の交点に位置し接続されているものを含む複数の
   マルチトランジスタメモリセル１２と、 対応する列線にそれぞれ接続された複数のバイ
   アス手段を有し、各々の前記バイアス手段はＰチ
   ヤネルトランジスタ３２とクランプとして動作す
   るＮチヤネルトランジスタ３０を有し、各々のト
   ランジスタは供給電圧と前記対応する列線との間
   に接続されたソース・ドレイン路を有し、また特
   定のバイアス手段によつて列線１４，１６がグラ
   ンドへ引かれるため、各々の列線での電圧の振れ
   を制限するように前記バイアス手段１０が配置さ
   れた制御回路１０とを備えたCMOS集積回路装
   置において、 前記Ｐチヤネルトランジスタは、電流源として
   動作するために接続されており、 前記制御回路は、列線対に接続された各々の前
   記バイアス手段のために、前記供給電圧入力端子
   VCCに接続され、前記Ｐチヤネルトランジスタ
   ３２のゲートに接続された出力端を有する基準電
   圧回路VRIをさらに有しており、この基準電圧回
   路は、集積回路装置内の環境条件の変化の影響を
   補償するために補償手段９６，９８，１００を備
   えていることを特徴とするCMOS集積回路装置。 ２ 基準電圧回路の前記補償手段は、前記バイア
   ス手段１０と前記メモリセル１２のミラートラン
   ジスタ素子にサイズを合わせたトランジスタ素子
   ９６，９８，１００を備え、これにより前記装置
   内の環境条件を補償することを特徴とする請求項
   １記載のCMOS集積回路装置。 ３ 前記基準電圧回路は、第１の供給電圧に接続
   されたドレインを有する第１のＰチヤネルトラン
   ジスタ１０２と、前記第１のＰチヤネルトランジ
   スタのソースと基準電位との間に直列に接続され
   たソース／ドレイン路を有する三つの接続された
   Ｎチヤネルトランジスタ９６，９８，１００とを
   備えたことを特徴とする請求項１又は２に記載の
   CMOS集積回路装置。 ４ 前記基準電圧回路は、Ｐチヤネルトランジス
   タ９０とＮチヤネルトランジスタ９２とを有する
   自己バイアスインバータを備えたことを特徴とす
   る請求項１又は２記載CMOS集積回路装置。 ５ 前記基準電圧回路は、半導体メモリセル内の
   環境条件の変化を補償するために変化する第１の
   基準電圧を供給するためにＰチヤネルトランジス
   タとＮチヤネルトランジスタとを備えたことを特
   徴とする請求項１又は２記載のCMOS集積回路
   装置。 ６ 各々の前記メモリセルは４つのＮチヤネルト
   ランジスタを備え、そのうちの二つが交差結合ラ
   ツチ回路において接続されていることを特徴とす
   る請求項１ないし５のいずれかに記載のCMOS
   集積回路装置。 ７ 前記第１のＰチヤネルトランジスタ１０２
   は、前記第１の電源電圧VCCと前記基準電圧回
   路の前記出力端子との間に接続されたソース−ド
   レイン路を有し、前記三つのＮチヤネルトランジ
   スタは、前記基準電位と前記出力端子との間に直
   列に結合されたソース−ドレイン路を有すること
   を特徴とする請求項３記載のCMOS集積回路装
   置。 ８ 前記基準電圧回路は０でない電圧を、前記複
   数のバイアス手段の前記Ｐチヤネルトランジスタ
   ３２のゲート電極に与えることを特徴とする請求
   項１ないし７のいずれかに記載のCMOS集積回
   路装置。 ９ 前記半導体メモリは、それぞれ対応する列線
   １４，１６にゲートが接続され、それぞれ各デー
   タ読み出しラインを関連する入力トランジスタ対
   間の共通ノード６０に選択的に結合する複数の列
   トランジスタ４２，４４に結合されたデータ読み
   出し線対２４，２６を有し、 これにより各々の列は、列線対を有し、各々の
   共通ノードは前記データ読み出し線に選択的に結
   合される関係にあり、前記列回路はさらに前記デ
   ータ読み出し線と、前記集積回路装置内の前記環
   境条件の変化を補償するために変化する第２の基
   準電圧回路VR２とに結合された電流源負荷４
   ８，５０を備えたことを特徴とする請求項１ない
   し８のいずれかに記載のCMOS集積回路装置。 １０ 前記各列線対１４，１６の間にそれぞれが
   結合された複数の寄生容量減少手段６６をさらに
   備え、列選択信号Ynに応答して前記列線対間の
   メモリセルに選択された列の共通ノードを除いて
   前記共通ノード６０の各々から前記読み出し線を
   分離可能なように前記列線対を一緒に結合するこ
   とを特徴とする請求項９記載のCMOS集積回路
   装置。 １１ 複数の列線対に関連あるデータ読み出し線
   対２４，２６と、各列に、前記データ読み出し線
   に結合され、環境温度の変化によりトランジスタ
   特性が変化するのを補償するために変化する第３
   の基準電圧を供給する第３の基準電圧回路に接続
   された各差動増幅器配列４６，５６，５２，５４
   を備えた列回路を有することを特徴とする請求項
   １ないし１０のいずれかに記載のCMOS集積回
   路装置。