JPH0366696B2 - - Google Patents
Info
- Publication number
- JPH0366696B2 JPH0366696B2 JP59026234A JP2623484A JPH0366696B2 JP H0366696 B2 JPH0366696 B2 JP H0366696B2 JP 59026234 A JP59026234 A JP 59026234A JP 2623484 A JP2623484 A JP 2623484A JP H0366696 B2 JPH0366696 B2 JP H0366696B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- transistor
- comparison
- output
- memory block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0888—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using selective caching, e.g. bypass
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F16/00—Information retrieval; Database structures therefor; File system structures therefor
- G06F16/90—Details of database functions independent of the retrieved data types
- G06F16/901—Indexing; Data structures therefor; Storage structures
- G06F16/9017—Indexing; Data structures therefor; Storage structures using directory or table look-up
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Databases & Information Systems (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Analysis (AREA)
- Software Systems (AREA)
- Computational Mathematics (AREA)
- Data Mining & Analysis (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、デイレクトリ・メモリ・システム
に関し、具体的にはメモリ・システムのメモリブ
ロツクにデータ（被検索データ、たとえばキヤツ
シユ・メモリの場合はブロツク・アドレス）を書
き込む動作と、このメモリ・システムの出力デー
タバスに入力比較データ（デイレクトリ・メモリ
のメモリブロツク中の被探索データと比較される
入力データ）をバイパスする動作とを同時に実行
し得るようにしたものである。
に関し、具体的にはメモリ・システムのメモリブ
ロツクにデータ（被検索データ、たとえばキヤツ
シユ・メモリの場合はブロツク・アドレス）を書
き込む動作と、このメモリ・システムの出力デー
タバスに入力比較データ（デイレクトリ・メモリ
のメモリブロツク中の被探索データと比較される
入力データ）をバイパスする動作とを同時に実行
し得るようにしたものである。
デイレクトリ・メモリ・システム、とくに単一
の集積回路チツプに形成されたデイレクト・メモ
リ・システムは高速コンピユータシステムにおい
て近来ますます使用されるようになつてきてい
る。このようなデイレクト・メモリ・システムの
一例は、米国特許4219883号に開示されている。
このような装置は、コンピユータシステム内で多
くの種々の機能を実行するうえで多くの利点をと
もなつて利用し得る。１つの例はキヤツシユ
（cache）メモリに存在する。このキヤツシユメ
モリは低速の主メモリ装置と中央処理装置との間
に配された小型で高速のメモリである。キヤツシ
ユメモリは処理装置によつて検索され、しかも最
も頻繁に用いられるデータを蓄えてプロセツサが
迅速にアクセスを行えるようにするものである。
デイレクトリ・メモリチツプの他の応用例はトレ
ース（trace）システムに存在する。このトレー
スシステムでは、処理装置が最新に用いた予め定
められた量のデータを蓄えてコンピユータシステ
ム内で実現し得る故障（fault）を調べて位置決
定するようにできる。もちろん他の多くの応用例
も可能である。
の集積回路チツプに形成されたデイレクト・メモ
リ・システムは高速コンピユータシステムにおい
て近来ますます使用されるようになつてきてい
る。このようなデイレクト・メモリ・システムの
一例は、米国特許4219883号に開示されている。
このような装置は、コンピユータシステム内で多
くの種々の機能を実行するうえで多くの利点をと
もなつて利用し得る。１つの例はキヤツシユ
（cache）メモリに存在する。このキヤツシユメ
モリは低速の主メモリ装置と中央処理装置との間
に配された小型で高速のメモリである。キヤツシ
ユメモリは処理装置によつて検索され、しかも最
も頻繁に用いられるデータを蓄えてプロセツサが
迅速にアクセスを行えるようにするものである。
デイレクトリ・メモリチツプの他の応用例はトレ
ース（trace）システムに存在する。このトレー
スシステムでは、処理装置が最新に用いた予め定
められた量のデータを蓄えてコンピユータシステ
ム内で実現し得る故障（fault）を調べて位置決
定するようにできる。もちろん他の多くの応用例
も可能である。
デイレクトリ・メモリチツプは、つぎの機能を
実行できなければならない。
実行できなければならない。
(1) 入力データを一時記憶のためにメモリブロツ
クに書き込むこと。
クに書き込むこと。
(2) 出力データバスにメモリブロツクからデータ
を読み出すこと。
を読み出すこと。
(3) メモリブロツクに蓄えられているデータの指
定部分を、受け取つた比較データ値と比較する
こと。
定部分を、受け取つた比較データ値と比較する
こと。
(4) 比較データを出力データバスにバイパスする
こと。
こと。
しかしながら、従来のデイレクトリ・メモリ・
システムはそのような個々の機能を実行する能力
があつたのであろうが、つぎのような欠点を有し
ていた。すなわち上述の機能のいくつかを同時に
実行すること、とくに相互に衝突することのない
はずの機能を同時に実行することができなかつた
のである。より具体的には従来のデイレクトリ・
メモリ・システムは、書き込みとバイパスとを同
時に行うことができなかつた。これらのシステム
は一般に、書き込み動作中では出力データバスの
出力線上のデータが無効となるようにしていたか
らである。バイパス動作が開始可能となるまで
は、書き込み動作が完了するのを待つのにメモリ
または制御サイクルが消費されてしまうのでこの
ことは不利となる。書き込みおよびバイパス動作
を同時に行えれば、１以上のデイレクトリ・メモ
リ・システムまたはチツプを採用するコンピユー
タシステムの全体の処理速度を顕著に増大させる
ことができる。
システムはそのような個々の機能を実行する能力
があつたのであろうが、つぎのような欠点を有し
ていた。すなわち上述の機能のいくつかを同時に
実行すること、とくに相互に衝突することのない
はずの機能を同時に実行することができなかつた
のである。より具体的には従来のデイレクトリ・
メモリ・システムは、書き込みとバイパスとを同
時に行うことができなかつた。これらのシステム
は一般に、書き込み動作中では出力データバスの
出力線上のデータが無効となるようにしていたか
らである。バイパス動作が開始可能となるまで
は、書き込み動作が完了するのを待つのにメモリ
または制御サイクルが消費されてしまうのでこの
ことは不利となる。書き込みおよびバイパス動作
を同時に行えれば、１以上のデイレクトリ・メモ
リ・システムまたはチツプを採用するコンピユー
タシステムの全体の処理速度を顕著に増大させる
ことができる。
したがつて、この発明の主たる目的は、相互に
干渉することなく書き込みおよびバイパス動作を
同時に実行し得るデイレクトリ・メモリ・システ
ムを提供することにある。
干渉することなく書き込みおよびバイパス動作を
同時に実行し得るデイレクトリ・メモリ・システ
ムを提供することにある。
この発明のデイレクトリ・メモリ・システムは
上述の目的を達成するために、メモリブロツク
と、このメモリブロツクからデータを読み出す手
段と、この読み出し手段の出力端に生じる一組の
データビツトおよび入力比較データワードの一組
のデータビツトのうちの選択された１組を出力デ
ータバスに送出する手段とを有している。この発
明によればデータ書き込み時にメモリブロツクを
アクセスする際には、入力比較データを選択的に
出力データバスに送出するようにして、書き込み
およびバイパス両動作を相互に干渉させることな
く同時実行することができる。
上述の目的を達成するために、メモリブロツク
と、このメモリブロツクからデータを読み出す手
段と、この読み出し手段の出力端に生じる一組の
データビツトおよび入力比較データワードの一組
のデータビツトのうちの選択された１組を出力デ
ータバスに送出する手段とを有している。この発
明によればデータ書き込み時にメモリブロツクを
アクセスする際には、入力比較データを選択的に
出力データバスに送出するようにして、書き込み
およびバイパス両動作を相互に干渉させることな
く同時実行することができる。
第１図において、この発明を利用し得るデイレ
クトリ・メモリ・システムがブロツクで示されて
いる。このデイレクトリ・メモリ・システムはレ
ジスタ１１および１２レジスタＡ，Ｂ）を含み、
これらレジスタ１１および１２の各々が９ビツト
の入力データバイトを受け取る。レジスタ１１お
よび１２に蓄えられた入力データは、書込論理回
路（デマルチプレクサ）１４および書込選択回路
１３の制御の下でメモリブロツク１７のアレイ０
〜３のうちの選択された１つに送出される。検討
を加えているこの例では、各アレイ０〜３が９ビ
ツトの入力を有し、32個の９ビツトバイトを蓄え
得ると仮定する。書込論理回路１４からメモリブ
ロツク１７へと書き込まれる各バイトのロケーシ
ヨンはワードデコーダ１６によつて決定される。
具体的にはワードデコーダ１６が32本の出力線の
うちの１本を能動化して、これによつてアレイ０
〜３の各々の対応するバイトロケーシヨンをアド
レスする。能動化の選択はたとえば５ビツトの入
力コードによつて決定される。
クトリ・メモリ・システムがブロツクで示されて
いる。このデイレクトリ・メモリ・システムはレ
ジスタ１１および１２レジスタＡ，Ｂ）を含み、
これらレジスタ１１および１２の各々が９ビツト
の入力データバイトを受け取る。レジスタ１１お
よび１２に蓄えられた入力データは、書込論理回
路（デマルチプレクサ）１４および書込選択回路
１３の制御の下でメモリブロツク１７のアレイ０
〜３のうちの選択された１つに送出される。検討
を加えているこの例では、各アレイ０〜３が９ビ
ツトの入力を有し、32個の９ビツトバイトを蓄え
得ると仮定する。書込論理回路１４からメモリブ
ロツク１７へと書き込まれる各バイトのロケーシ
ヨンはワードデコーダ１６によつて決定される。
具体的にはワードデコーダ１６が32本の出力線の
うちの１本を能動化して、これによつてアレイ０
〜３の各々の対応するバイトロケーシヨンをアド
レスする。能動化の選択はたとえば５ビツトの入
力コードによつて決定される。
アレイ０〜３の各々からの９ビツト出力は、バ
イト選択回路（マルチプレクサ）２２および比較
論理回路２１へと供給される。バイト選択回路２
２への制御入力は、読出デコード回路１８によつ
て与えられる。メモリブロツク１７からデータを
読み出す際に、読出デコード回路１８はアレイ０
〜３の１つの出力を選択して、これをデータバス
２５およびデータドライバ２４を介して出力バス
１５に連絡する。バス２９上の比較入力回路１９
は９ビツトの比較データを供給し、比較論理回路
２１はこの比較データを各アレイ０〜３の各出力
と比較して４個の単一ビツト出力比較信号を生成
して、これによつて４つの比較のそれぞれの結果
を指示する。これら出力比較信号はバツフアをな
す比較ドライバ２７を介してのち比較出力バス２
８に印加される。バイパス選択回路２３は、デー
タドライバ２４がデータバス２５上のデータバイ
トまたは比較バス２９上の比較データのいずれか
を出力バス１５に結合するようにする。
イト選択回路（マルチプレクサ）２２および比較
論理回路２１へと供給される。バイト選択回路２
２への制御入力は、読出デコード回路１８によつ
て与えられる。メモリブロツク１７からデータを
読み出す際に、読出デコード回路１８はアレイ０
〜３の１つの出力を選択して、これをデータバス
２５およびデータドライバ２４を介して出力バス
１５に連絡する。バス２９上の比較入力回路１９
は９ビツトの比較データを供給し、比較論理回路
２１はこの比較データを各アレイ０〜３の各出力
と比較して４個の単一ビツト出力比較信号を生成
して、これによつて４つの比較のそれぞれの結果
を指示する。これら出力比較信号はバツフアをな
す比較ドライバ２７を介してのち比較出力バス２
８に印加される。バイパス選択回路２３は、デー
タドライバ２４がデータバス２５上のデータバイ
トまたは比較バス２９上の比較データのいずれか
を出力バス１５に結合するようにする。
この発明は最も直接的には比較入力回路１９、
バイパス選択回路２３およびデータドライバ２４
の構成に関するものである。これらは以下第２図
の詳細な回路図を参照して検討される。
バイパス選択回路２３およびデータドライバ２４
の構成に関するものである。これらは以下第２図
の詳細な回路図を参照して検討される。
第２図においては、比較入力回路１９およびデ
ータドライブ回路２４の各々の１構成単位が示さ
れている。ただし、これらの１構成単位は、９ビ
ツトバイトの各々の１ビツトごとに設けられなけ
ればならない。これらの回路の９構成単位全部が
第２図に示されるものと同一なことはもちろんで
ある。１つのバイパス選択回路２３は、９個の比
較入力回路およびデータドライブ回路を制御し得
る。
ータドライブ回路２４の各々の１構成単位が示さ
れている。ただし、これらの１構成単位は、９ビ
ツトバイトの各々の１ビツトごとに設けられなけ
ればならない。これらの回路の９構成単位全部が
第２図に示されるものと同一なことはもちろんで
ある。１つのバイパス選択回路２３は、９個の比
較入力回路およびデータドライブ回路を制御し得
る。
比較入力ユニツト１９Ａは、差動増幅器構成で
結合されたトランジスタ３３，３４および３５を
有する。トランジスタ３５は差動増幅器の電流源
として働き、他方トランジスタ３３および３４は
差動入力装置として働く。トランジスタ３５のエ
ミツタは抵抗器３８を介して負電源電位VEEに結
合され、他方トランジスタ３３および３４のコレ
クタは抵抗器３６，３７および４０を介して正電
源電位VCCに結合されている。トランジスタ３１
および３２はエミツタフオロワ接続されて、比較
入力回路ユニツト１９Ａから出力を生じさせる。
トランジスタ３１および３２の双方のコレクタは
直接に正電源電位VCCに結合され、これらのベー
スは対応するトランジスタ３３および３４のコレ
クタに接続され、またこれらのエミツタは、それ
ぞれ抵抗器３９および４１を介して負バイアス電
位VTに接続されている。入力比較データの１本
のビツト線CDIoはトランジスタ３４のベースに
接続され、他方トランジスタ３３のベースは基準
電圧VR1を受け取る。必要であれば、接地電位を
基準電位として用いてもい。
結合されたトランジスタ３３，３４および３５を
有する。トランジスタ３５は差動増幅器の電流源
として働き、他方トランジスタ３３および３４は
差動入力装置として働く。トランジスタ３５のエ
ミツタは抵抗器３８を介して負電源電位VEEに結
合され、他方トランジスタ３３および３４のコレ
クタは抵抗器３６，３７および４０を介して正電
源電位VCCに結合されている。トランジスタ３１
および３２はエミツタフオロワ接続されて、比較
入力回路ユニツト１９Ａから出力を生じさせる。
トランジスタ３１および３２の双方のコレクタは
直接に正電源電位VCCに結合され、これらのベー
スは対応するトランジスタ３３および３４のコレ
クタに接続され、またこれらのエミツタは、それ
ぞれ抵抗器３９および４１を介して負バイアス電
位VTに接続されている。入力比較データの１本
のビツト線CDIoはトランジスタ３４のベースに
接続され、他方トランジスタ３３のベースは基準
電圧VR1を受け取る。必要であれば、接地電位を
基準電位として用いてもい。
バイパス選択回路２３もまた差動増幅接続の入
力トランジスタ、具体的にはトランジスタ４３，
４４および５５を有する。電流源トランジスタ５
５のエミツタは抵抗器５４を介して負電源電位
VEEに接続され、またトランジスタ４３および４
４のコレクタは抵抗器４２，４７および４８を通
じて正電源電位VCCに接続されている。トランジ
スタ４３のコレクタおよびベースの間には、シヨ
ツトキバリアダイオード４９が接続され、周知の
態様でクランプを行うようになつている。基準電
位VR1はトランジスタ４４のベースに供給され、
他のトランジスタ４３のベースは、バイパス制御
信号BPSを受け取る。BPSはバイパス動作が実
行されるべきときに高レベル（正）になり、そう
でないときには低レベル（負）になるものであ
る。エミツタフオロワ接続のトランジスタ４５お
よび４６はトランジスタ４３および４４からの出
力のバツフアを行う。トランジスタ４５および４
６の双方のコレクタはVCCに接続され、他方それ
らのエミツタはそれぞれ分圧抵抗回路５０，５２
および５１，５３を介してVEEに接続されてい
る。２つの分圧抵抗回路の分圧点はバイパス選択
回路２３から相補的出力および非相補的出力を生
じさせる。
力トランジスタ、具体的にはトランジスタ４３，
４４および５５を有する。電流源トランジスタ５
５のエミツタは抵抗器５４を介して負電源電位
VEEに接続され、またトランジスタ４３および４
４のコレクタは抵抗器４２，４７および４８を通
じて正電源電位VCCに接続されている。トランジ
スタ４３のコレクタおよびベースの間には、シヨ
ツトキバリアダイオード４９が接続され、周知の
態様でクランプを行うようになつている。基準電
位VR1はトランジスタ４４のベースに供給され、
他のトランジスタ４３のベースは、バイパス制御
信号BPSを受け取る。BPSはバイパス動作が実
行されるべきときに高レベル（正）になり、そう
でないときには低レベル（負）になるものであ
る。エミツタフオロワ接続のトランジスタ４５お
よび４６はトランジスタ４３および４４からの出
力のバツフアを行う。トランジスタ４５および４
６の双方のコレクタはVCCに接続され、他方それ
らのエミツタはそれぞれ分圧抵抗回路５０，５２
および５１，５３を介してVEEに接続されてい
る。２つの分圧抵抗回路の分圧点はバイパス選択
回路２３から相補的出力および非相補的出力を生
じさせる。
データドライバ回路ユニツト２４Ａはトランジ
スタ対６３，６４および６５，６６を有する。各
トランジスタ対のコレクタは結接点９０および９
１においてそれぞれ接続されている。そしてこの
結接点９０および９１は、それぞれ抵抗器７３お
よび７５を介してVCCに接続されている。トラン
ジスタ６７，７２およびシヨツトキバリアダイオ
ード６８〜７１からなるクランプネツトワーク
は、トランジスタ対６３，６４および６５，６６
のコレクタ電圧のクランプをその高レベル時およ
び低レベル時に行う。トランジスタ７９は２つの
差動増幅回路様の電流源として働くものであり、
この差動増幅回路の１つはトランジスタ６３およ
び６６から形成され、他の１つはトランジスタ６
４および６５から形成される。抵抗器８２はトラ
ンジスタ７９のエミツタとVEEとの間に接続さ
れ、制御電圧VTR3がそのベースに供給されてい
る。電流スイツチ用のトランジスタ７７および７
８は、各差動増幅回路の共通エミツタ接続点と電
流源トランジスタ７９との間にカスケード接続さ
れる。電流スイツチ用トランジスタ７７および７
８は、バイパス選択回路ユニツトの相補出力によ
つて制御される。
スタ対６３，６４および６５，６６を有する。各
トランジスタ対のコレクタは結接点９０および９
１においてそれぞれ接続されている。そしてこの
結接点９０および９１は、それぞれ抵抗器７３お
よび７５を介してVCCに接続されている。トラン
ジスタ６７，７２およびシヨツトキバリアダイオ
ード６８〜７１からなるクランプネツトワーク
は、トランジスタ対６３，６４および６５，６６
のコレクタ電圧のクランプをその高レベル時およ
び低レベル時に行う。トランジスタ７９は２つの
差動増幅回路様の電流源として働くものであり、
この差動増幅回路の１つはトランジスタ６３およ
び６６から形成され、他の１つはトランジスタ６
４および６５から形成される。抵抗器８２はトラ
ンジスタ７９のエミツタとVEEとの間に接続さ
れ、制御電圧VTR3がそのベースに供給されてい
る。電流スイツチ用のトランジスタ７７および７
８は、各差動増幅回路の共通エミツタ接続点と電
流源トランジスタ７９との間にカスケード接続さ
れる。電流スイツチ用トランジスタ７７および７
８は、バイパス選択回路ユニツトの相補出力によ
つて制御される。
トランジスタ６３および６６から形成された差
動増幅器の入力は、データバス２５からのデータ
ビツトDBoと基準電圧VR2とであり、他方第２の
差動増幅回路のトランジスタ６４および６５のベ
ースへの入力は、比較入力回路ユニツト１９Ａの
相補出力である。
動増幅器の入力は、データバス２５からのデータ
ビツトDBoと基準電圧VR2とであり、他方第２の
差動増幅回路のトランジスタ６４および６５のベ
ースへの入力は、比較入力回路ユニツト１９Ａの
相補出力である。
データドライバ回路ユニツト２４Ａからの出力
DOoは、トランジスタ６１，６２，８３および８
７ならびに抵抗器８０，８１および８４を含むプ
ツシユプル回路によつて生成される。より具体的
には、プツシユプル用の上部トランジスタ６２が
トランジスタ対６５，６６の共通コレクタ接続点
から直接に入力を受け取り、他方プツシユプル用
の下部出力トランジスタ８７への入力は、トラン
ジスタ６１を含む非反転エミツタオロワ回路を通
じてトランジスタ対６３，６４の共通エミツタ接
続点から与えられる。シヨツトキバリアダイオー
ド７６および８６は、トランジスタ６２および８
７のコレクタおよびベースの間に接続され、また
トランジスタ８３はダイオード接続されて抵抗器
８４を通じてバイアスされ、このトランジスタ８
３がトランジスタ８７をバイアスするのに用いら
れている。
DOoは、トランジスタ６１，６２，８３および８
７ならびに抵抗器８０，８１および８４を含むプ
ツシユプル回路によつて生成される。より具体的
には、プツシユプル用の上部トランジスタ６２が
トランジスタ対６５，６６の共通コレクタ接続点
から直接に入力を受け取り、他方プツシユプル用
の下部出力トランジスタ８７への入力は、トラン
ジスタ６１を含む非反転エミツタオロワ回路を通
じてトランジスタ対６３，６４の共通エミツタ接
続点から与えられる。シヨツトキバリアダイオー
ド７６および８６は、トランジスタ６２および８
７のコレクタおよびベースの間に接続され、また
トランジスタ８３はダイオード接続されて抵抗器
８４を通じてバイアスされ、このトランジスタ８
３がトランジスタ８７をバイアスするのに用いら
れている。
つぎに動作について説明しよう。「アレイ」モ
ードはデータビツトDBoが、出力バス１５上の出
力データビツトDOoをそれぞれ制御するようにす
ることが望まれるものであり、このモードでは信
号BPSは低（DOWN）状態に保持される。これ
によりトランジスタ４３がターンオフされ、トラ
ンジスタ４５がターンオンされ、この結果抵抗器
５０および５２の間の接続点電圧が、抵抗器５１
および５３の間の接続点電圧より大なものとされ
る。これにともなつて、データドライバ回路２４
のトランジスタ７７がターンオフし、他方トラン
ジスタ７８がターンオンする。この結果、トラン
ジスタ７９がトランジスタ６３および６６からな
る差動増幅器に電流源トランジスタとして結合さ
れる。このため、結接点９０および９１の電圧が
データビツトDBoの状態によつて、すなわち基準
電圧VR2に対するデータビツト信号DBo電圧によ
つて制御される。たとえば、データビツトDBoが
高（UP）状態であれば結接点９１は結接点９０
より正となる。この場合、トランジスタ６２がタ
ーンオンされて、トランジスタ８７がターンオフ
される。このため、出力ビツトDOoは高（UP）
レベルとなるのである。DBoが低状態であれば、
結接点９０は結接点９１よりも高電圧となり、こ
のためトランジスタ６２がターンオフされてトラ
ンジスタ８７がターンオンされ、DOoが低
（DOWN）理論状態にセツトされることとなる。
ードはデータビツトDBoが、出力バス１５上の出
力データビツトDOoをそれぞれ制御するようにす
ることが望まれるものであり、このモードでは信
号BPSは低（DOWN）状態に保持される。これ
によりトランジスタ４３がターンオフされ、トラ
ンジスタ４５がターンオンされ、この結果抵抗器
５０および５２の間の接続点電圧が、抵抗器５１
および５３の間の接続点電圧より大なものとされ
る。これにともなつて、データドライバ回路２４
のトランジスタ７７がターンオフし、他方トラン
ジスタ７８がターンオンする。この結果、トラン
ジスタ７９がトランジスタ６３および６６からな
る差動増幅器に電流源トランジスタとして結合さ
れる。このため、結接点９０および９１の電圧が
データビツトDBoの状態によつて、すなわち基準
電圧VR2に対するデータビツト信号DBo電圧によ
つて制御される。たとえば、データビツトDBoが
高（UP）状態であれば結接点９１は結接点９０
より正となる。この場合、トランジスタ６２がタ
ーンオンされて、トランジスタ８７がターンオフ
される。このため、出力ビツトDOoは高（UP）
レベルとなるのである。DBoが低状態であれば、
結接点９０は結接点９１よりも高電圧となり、こ
のためトランジスタ６２がターンオフされてトラ
ンジスタ８７がターンオンされ、DOoが低
（DOWN）理論状態にセツトされることとなる。
他方、バイパスモードにおいては、高状態の信
号BPSによつてトランジスタ４３がターンオン
されることなる。この場合、バイパス選択回路２
３のトランジスタ４６がターンオンしてトランジ
スタ４５がターンオフする。それゆえ抵抗器５１
および５３の間の接続点電圧が、抵抗器５０およ
び５２の間の接続点電圧よりも正となる。これに
よつてドライバ回路２４のトランジスタ７７がタ
ーンオンとされ、トランジスタ７８がターンオフ
とされ、この結果トランジスタ６４および６５か
らなる差動増幅器にトランジスタ７９が電流源と
して結合される。比較入力回路１９からの相端出
力そしてこれに起因してビツトCDIoの状態が結
接点９０および９１の電圧を制御する。トランジ
スタ７８がターンオフされているので、トランジ
スタ６３および６６からなつて、データビツト
DBoにより制御されている差動増幅器は、結接点
９０および９１の電圧に影響を与えない。それゆ
え、この発明によればバイト選択回路２２からの
データビツト信号DB0〜DB8の電圧がバイパス動
作中には出力データビツトに影響を与えないこと
から、バイパス動作を書込動作と同時に実行する
ことができるということは容易に理解できる。
号BPSによつてトランジスタ４３がターンオン
されることなる。この場合、バイパス選択回路２
３のトランジスタ４６がターンオンしてトランジ
スタ４５がターンオフする。それゆえ抵抗器５１
および５３の間の接続点電圧が、抵抗器５０およ
び５２の間の接続点電圧よりも正となる。これに
よつてドライバ回路２４のトランジスタ７７がタ
ーンオンとされ、トランジスタ７８がターンオフ
とされ、この結果トランジスタ６４および６５か
らなる差動増幅器にトランジスタ７９が電流源と
して結合される。比較入力回路１９からの相端出
力そしてこれに起因してビツトCDIoの状態が結
接点９０および９１の電圧を制御する。トランジ
スタ７８がターンオフされているので、トランジ
スタ６３および６６からなつて、データビツト
DBoにより制御されている差動増幅器は、結接点
９０および９１の電圧に影響を与えない。それゆ
え、この発明によればバイト選択回路２２からの
データビツト信号DB0〜DB8の電圧がバイパス動
作中には出力データビツトに影響を与えないこと
から、バイパス動作を書込動作と同時に実行する
ことができるということは容易に理解できる。
以上で実施例の説明を終える。なお、この発明
は上述実施例に制約されるものではなく、種々変
更を行えることはもちろんである。
は上述実施例に制約されるものではなく、種々変
更を行えることはもちろんである。
第１図はこの発明の一実施例を概略的に示すブ
ロツク図、第２図は第１図例の詳細な構成を示す
回路図である。 １４……書込論理回路、１７……メモリブロツ
ク、２２……バイト選択回路、２３……バイパス
選択回路、２４……データドライバ回路。
ロツク図、第２図は第１図例の詳細な構成を示す
回路図である。 １４……書込論理回路、１７……メモリブロツ
ク、２２……バイト選択回路、２３……バイパス
選択回路、２４……データドライバ回路。
Claims (1)
- 【特許請求の範囲】 １ 複数のアレイから構成され、該アレイの各々
が被検索データを記憶する複数の記録ロケーシヨ
ンをそれぞれ含むメモリブロツクと、 上記各アレイの選択された記憶ロケーシヨンか
ら上記被検索データをそれぞれ読み出す読み出し
手段と、 上記読み出し手段によつて読み出された上記被
検索データの１つを選択する選択手段と、 上記メモリブロツクの各ロケーシヨンの被検索
データと比較されるべき比較データと上記読み出
し手段から読み出された被検索データとを比較し
てその比較結果を第１の出力データバスに出力す
る比較手段と、 上記比較データおよび上記読み出し手段から読
み出された被検索データのうちの選択された一方
を第２の出力データバスに送出する手段と、 上記比較データが選択された場合に上記被検索
データ出力の上記第２の出力データバスへの信号
流入を禁止する手段とを有し、 上記メモリブロツクへの被検索データの書き込
み動作と、上記比較データをデイレクトリ・メモ
リ・システム本体をバイパスさせて送出するバイ
パス動作とを同時に行えるようにしたことを特徴
とするデイレクトリ・メモリ・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/509,674 US4616341A (en) | 1983-06-30 | 1983-06-30 | Directory memory system having simultaneous write and comparison data bypass capabilities |
| US509674 | 1983-06-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6010364A JPS6010364A (ja) | 1985-01-19 |
| JPH0366696B2 true JPH0366696B2 (ja) | 1991-10-18 |
Family
ID=24027632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59026234A Granted JPS6010364A (ja) | 1983-06-30 | 1984-02-16 | デイレクトリ・メモリ・システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4616341A (ja) |
| EP (1) | EP0130414B1 (ja) |
| JP (1) | JPS6010364A (ja) |
| DE (1) | DE3484286D1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4737933A (en) * | 1983-02-22 | 1988-04-12 | Storage Technology Partners | CMOS multiport general purpose register |
| BR8406089A (pt) * | 1983-11-30 | 1985-09-24 | Fujitsu Ltd | Processo para controlar memoria intermediaria em aparelho de processamento de dados |
| US4663742A (en) * | 1984-10-30 | 1987-05-05 | International Business Machines Corporation | Directory memory system having simultaneous write, compare and bypass capabilites |
| US4766572A (en) * | 1984-12-27 | 1988-08-23 | Nec Corporation | Semiconductor memory having a bypassable data output latch |
| JPS6221357A (ja) * | 1985-07-22 | 1987-01-29 | Toshiba Corp | メモリシステム |
| US4998221A (en) * | 1989-10-31 | 1991-03-05 | International Business Machines Corporation | Memory by-pass for write through read operations |
| EP0446847B1 (en) * | 1990-03-12 | 1998-06-17 | Nec Corporation | Semiconductor memory device having improved write function |
| US5592425A (en) * | 1995-12-20 | 1997-01-07 | Intel Corporation | Method and apparatus for testing a memory where data is passed through the memory for comparison with data read from the memory |
| US6377492B1 (en) * | 2001-03-19 | 2002-04-23 | Etron Technologies, Inc. | Memory architecture for read and write at the same time using a conventional cell |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3471838A (en) * | 1965-06-21 | 1969-10-07 | Magnavox Co | Simultaneous read and write memory configuration |
| JPS5020621A (ja) * | 1973-06-22 | 1975-03-05 | ||
| US4020470A (en) * | 1975-06-06 | 1977-04-26 | Ibm Corporation | Simultaneous addressing of different locations in a storage unit |
| JPS5245232A (en) * | 1975-10-08 | 1977-04-09 | Hitachi Ltd | Micro program modification circuit |
| US4104719A (en) * | 1976-05-20 | 1978-08-01 | The United States Of America As Represented By The Secretary Of The Navy | Multi-access memory module for data processing systems |
| US4120048A (en) * | 1977-12-27 | 1978-10-10 | Rockwell International Corporation | Memory with simultaneous sequential and random address modes |
| US4171538A (en) * | 1978-01-23 | 1979-10-16 | Rockwell International Corporation | Elastic store slip circuit apparatus for preventing read and write operations interference |
| JPS54128634A (en) * | 1978-03-30 | 1979-10-05 | Toshiba Corp | Cash memory control system |
| JPS5676865A (en) * | 1979-11-27 | 1981-06-24 | Yokogawa Hokushin Electric Corp | Microprocessor system |
| JPS56127261A (en) * | 1980-03-12 | 1981-10-05 | Hitachi Ltd | Multiprocessor system |
| US4424561A (en) * | 1980-12-31 | 1984-01-03 | Honeywell Information Systems Inc. | Odd/even bank structure for a cache memory |
-
1983
- 1983-06-30 US US06/509,674 patent/US4616341A/en not_active Expired - Lifetime
-
1984
- 1984-02-16 JP JP59026234A patent/JPS6010364A/ja active Granted
- 1984-06-08 DE DE8484106536T patent/DE3484286D1/de not_active Expired - Lifetime
- 1984-06-08 EP EP84106536A patent/EP0130414B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0130414A3 (en) | 1989-03-08 |
| JPS6010364A (ja) | 1985-01-19 |
| DE3484286D1 (de) | 1991-04-25 |
| US4616341A (en) | 1986-10-07 |
| EP0130414A2 (en) | 1985-01-09 |
| EP0130414B1 (en) | 1991-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4125877A (en) | Dual port random access memory storage cell | |
| KR900702456A (ko) | 디스크 모방 시스템(disk emulation system) | |
| US4800529A (en) | Semiconductive memory device with current control and comparison means to reduce power consumption and increase operating speed | |
| JPH0366696B2 (ja) | ||
| US4833649A (en) | Multiple port random access memory | |
| JPS6353785A (ja) | Ｃｍｏｓ半導体メモリのワ−ドまたはビツト線の復号方法 | |
| KR940026949A (ko) | 카네바 메모리를 구현하기 위한 디바이스, 시스템 및 메모리 | |
| JPS6028076B2 (ja) | 半導体メモリの書込み回路 | |
| EP0172523A2 (en) | Microcomputer having at least one input-output unit | |
| US3428951A (en) | Memory addressing apparatus | |
| US4785422A (en) | Simultaneous read/write RAM | |
| EP0131151B1 (en) | High-speed sense amplifier circuit with inhibit capability | |
| JPH0512883A (ja) | シーケンシヤルメモリ | |
| JPS5839599Y2 (ja) | ２重ポ−トより成る等速呼び出しメモリセル | |
| JPS59152592A (ja) | プログラマブルｒｏｍ | |
| JPS638553B2 (ja) | ||
| KR850001836B1 (ko) | 복수 기억장치의 기억내용 동시 이동방식 | |
| KR970010646B1 (ko) | Bicmos 해독/기입 메모리 | |
| JPS6089895A (ja) | 半導体記憶装置 | |
| JPH06251589A (ja) | 連想メモリ入出力制御回路 | |
| JPH0254494A (ja) | Ｒａｍ制御回路 | |
| JPH01158545A (ja) | 記憶装置の制御方式 | |
| JPS61246848A (ja) | 動作履歴記憶回路 | |
| JPS6061976A (ja) | 記憶装置 | |
| JPS6245636B2 (ja) |