JPH0367333A - マイクロプロセッサ・デバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は半導体集積デバイスおよびシステムに関し、
特にシングル・チップのマイクロプロセッサまたはマイ
クロコンピュータの形の電子ディジタル処理システムに
用いられる特徴に関するものである。

マイクロプロセッサ・デバイスは、テキサス◆インスツ
ルメンツ（Ｔｅｘａｓ　ｔｎｓｔｒｕｍｅｎｔｓ　）に
譲渡されたゲアリー・ダブリュー・ブーフ （Ｇａｒｙ′’Ａ、　Ｂｏｏｎｅ　）に発行された米国
特許第３．７５７．３０６号に示されたような「ＭＯ８
／ＬＳＩＪ技術によって通常組み立てられるシングル・
チップ半導体集積回路に含まれているディジタル・プロ
セッサ用の中央処理Ｒｔ？ｆすなわちｃ　））　Ｕであ
る。ブーフの特許は、すべて両指向性並列バスを用いて
相互接続される並列ＡＬ　Ｕ、データおよびアドレス用
のレジスタ、命令レジスタ、ならびに制御デコーダを含
むチップ上の８ビットＣＰＵを示す。ゲアリー・ダブリ
ュー・ブーフおよびミカール・ジエー・コクラン（Ｈｉ
ｃｈａｅｌ　Ｊ。

Ｃｏｃｈｒａｎ　）に発行されかつテキサス・インスツ
ルメンツに譲渡された米国特許第４．０７４．３５１号
は、プログラムおよびデータ記憶用のオン・チップＲＯ
ＭならびにＲＡＭを備えた４ビット並列ＡＬＵとその制
御回路を含むシングル・チップ「マイクロ１ンビユータ
」形デバイスを示す。マイクロプロセッサとは通常、プ
ログラムおよびデータ記憶用の外部メモリを使用するデ
バイスを言うが、マイクロコンピュータとはブｎグラム
およびデータ記憶用のオン・チップＲＯＭならびにＲＡ
Ｍを備えたデバイスを言う。しかしこれらの用語は互換
的にも使用され、この発明に関しては制限的意味を持た
せないものとする。

上記特許第３．７５７．３０６号および第４゜０７４．
３５１号が始めて出願された１９７１年以降、マイクロ
プロセッサおよびマイクロコンピュータに多くの改良が
施され、これらのデバイスの速度および能力が向ヒする
とともに製造コストが低下し、より小さなスペースによ
り多くの回路が作られ、すなわちチップのサイズが一段
と小形化された。改良形光食刻法によって狭いライン幅
と高解像度が得られ、回路密度が追加されたが、回路お
よびシステム改良もチップ・サイズの小形化による性能
向上の目標に貢献している。マイクロプロセッサにおけ
るこれらの改良の若干は、すべてテキサス・インスツル
メンツに譲渡されたニドワード−７−ル・コーゲル（Ｅ
ｄｗａｒｄ　Ｒ，Ｃａｕｄｅｌ）およびジョゼフ・エッ
チ◆レイモンド・ジュニア（Ｊｏｓｅｐｈ　Ｈ，Ｒａｙ
ｍｏｎｄ　Ｊｒ、）に発行された米ｔｕ特許第３．９９
１，３０５号；ダビット・ジエー・マクエルロイ（Ｄａ
ｖｉｄ　Ｊ、ＨｃＥｌｒｏｙ　）およびグラハム−ニス
ータブズ（Ｇｒａｈａｍ　Ｓ、Ｔｕｂｂｓ）に発行され
た米国特許第４．．１５６．９２７号二７−ル・ジＩ−
・フィッシャー（Ｒ，Ｊ、Ｆｉｓｈｅｒ）およびジー・
デイ−・ロジャース（Ｇ、Ｄ、Ｒｏａｅｒｓ）に発行さ
れた米国特許第３．９３４．２３３号；ジエー・デイ−
・ブライアント（Ｊ、Ｄ、　Ｂｒｙａｎｔ　）およびジ
ー・ニー・ハートセル（Ｇ、Ｐ、　１ｌａｒｔｓｅｌｌ
　）に発行された米国特許第３．９２１，１４２号；エ
ム・ジエー・］コクランＨ，Ｊ、　Ｃｏｃｈｒａｎ）お
よびシー・ビー・グランド（Ｃ，Ｐ、　Ｇｒａｎｔ　）
に発行された米国特許第３．９００．７２２号；シー・
ダブリュー・ブリクシ−（Ｃ，１４，Ｂｒｔｘｅｙ　）
らに発行された米国特許第３，９３２．８４６号；ジー
・エル・ブラーンティンガム（Ｇ、Ｌ、　Ｂｒａｎｔｉ
ｎｏｈａｍ）　、ｒル・エッチ・フィリップス（Ｌ、１
１．　ｐｈｉｌｌ＋ｐｓ　）およびエル・ティー・ノー
バーク（Ｌ、’ｒ、　Ｎ０Ｖａｋ）に発行された米国特
許第３．９３９．３３５号；ニス・ビー・ハミ）１．ｔ
　トン（Ｓ、Ｐ、Ｈａｍｉｌｔｏｎ）　、エル◆エルー
ｖイルズ（Ｌ、Ｌ、Ｈｉｌｅｓ　）らに発行された米国
特許第４゜１２５．９０１号；エム・ジー・ヴアンバヴ
エル（Ｈ，Ｇ、　ＶａｎＢａｖｅｌ　）に発行された米
国特許第４゜１５８．４３２号；米国特許第３．７５７
．３０８号および第３．９８４．８１６号に開示されて
いる。

この技術の進化におけるマイクロプロセッサおよびマイ
クロコンピュータ・デバイスの追加例は、諸ａ１版物に
記載されている。エレクトロニクス誌（Ｅｌｅｃｔｒｏ
ｎｉｃｓ　）の１９７２年９月２５日号の第３１負〜第
３２負には、米国特許第３，９９１゜３０５号に似たオ
ン・チップＲＯＭおよびＲＡＭを備える４ビット・Ｐチ
ャンネルＭＯＳマイクロコンピュータが示されている。

米国特許第３゛、７５７．３０６号のものに似た最も広
く使用される８ビット・マイクロプロセッサの２つがエ
レクトロニクス誌の１９７４年４月１８日号の第８８負
〜第９５頁（モトローラ６８００）および第９５頁〜第
１００頁（インテル８０８０）に記載されている。６８
００のマイクロコンピュータ型は、エレクトロニクス誌
の１９７８年２月２日号の第９５頁〜第１０３負に記載
されている。同様に、８０８０のシングル・チップ・マ
イクロコンピュータ型は、エレクトロニック誌の１９７
８年２月１６日号の第９９頁〜第１０４頁に記載されて
いる。もう１つのシングル−チップ・マイクロコンピュ
ータ、すなわちモスデック３８７２は、エレクトロニク
ス誌の１９７８年５月１１日号の第１０５頁〜第１１０
頁に示されている。６８００の改良型はエレクトロニク
ス誌の１９７９年９月１７日号の第１２２頁〜第１２５
頁に開示され、また６８００から進化した６８０００と
呼ばれる１６ビット・マイクロプロセッサはエレクトロ
ニック・デザイン誌（Ｅｌｅｃｔｒｏｎｉｃ　Ｄｅｓｉ
ａｎ　）の１９７８年９月１日号の第１００頁〜第１０
７真に記載されている。

８ｉ積回路の設計および製作の技術は、ディジタル処理
または制御の機能を持つ事実とどんな電子システムでも
マイクロコンビ１−夕あるいはマイクロプロセッサのチ
ップを使用できる点まで進歩した。しかしデバイスの設
計および製作の費用は１つの制限要素である。半導体製
作はシングル・デバイス形の多種少量生産ではなく、大
量生産に向けられており、したがって経済的に、チップ
設計はＲＯＭコードを変えるだけではなく多くの人出力
オプションおよび同様な特徴を与えることによって広範
囲な使用に適合されなければならない。

すなわち、米国特許第３，９９１．３０５号におけるよ
うなデバイスは、多くの異なる電子ａ′ｔ　ｎ器、電子
ゲーム、器具制御器などのために何白万単位の量で製作
されている。半導体製作費用が）−じデバイスの使用に
よって最小にされるだけではなく、設計費も回路設計が
ほとんど不裳（チップの外部回路のみ必要）であるので
最小にされ、プログラミング活動には命令セットおよび
共通に使われるサブルーチンならびに高度の経験が得ら
れるアルゴリズムが使用される。それにもかかわらず、
新しい応用でマイクロコンピュータ・デバイスを用いる
設計費用は、アセンブリ言語プログラミングのみで事足
りても禁止的費用になることがあり、このソフトウェア
費用は多種類のデバイス形式に用いられる異なった両立
しないプログラミング言語の数により過度に高価である
。

この発明の主な目的は、広範囲の使用に適合されしかも
安価な製作を容易にするとともにプログラミングの費用
を最小にするよう作られる改良形マイクロコンピュータ
またはマイクロプロセッサのデバイスを提供することで
ある。

本発明の新しい特徴は前述の特許請求の範囲に説明され
ている。しかしそれ以外の機能およびその利点と共に本
発明自体は、図面に関する詳細な説明を参考にすると最
も良く理解される。

マイクロコンピュータチップ 第１図から、本発明の１つの実施例による特徴を使用す
るマイクロコンビ１−タ・チップ１０が示されている。

チップ１０は、標準の４０ビン・パッケージ内に取り付
けられた１つの側に約５．０８ｍ５＋　（２００ｉＨｓ
）未満のシリコン・バーを含むＭＯ８／ＬＳ　Ｉ形の半
導体集積回路である。

チップ１０の中に完全に含まれているものは、プログラ
ム記憶用のＲＯＭすなわち読出し専用メモリ１１および
データ記憶用のＲＡＭすなわち読出し／書込みメモリ１
２、ならびにＣＰＵ１３を備えているディジタル・プロ
セッサである。ＣＰＵはワーキング・レジスタ１５およ
びバス１６を持つ演算論理装置すなわちＡＬｔＪ１４と
、ライン１８に現われるマイクロ命令すなわち制御信号
を発生させる制御ＲＯＭずなわちＣＲＯＭ１７とから成
る。ＣＰＵ１３は３つのバス、づなわちメモリ・データ
・バスＭＤ、ハイ・アドレス・バス水目、およびロー・
アドレス・バスＡＬ、ならびに制御ライン１８の中の３
個によってＲＯＭ１１およびＲＡＭ１２を呼び出す。チ
ップの外部デバイスとの通信は、Ｍｒ）バスによって呼
び出されかつ説明されるような周辺ｉ制御回路によって
作動される４個の８ビット・ポートＡ、１３、Ｃおよび
Ｄによる。

ＭＤ、Ａ口およびＡｍの各バスは、ＡＬＵ１４、ワーキ
ング・レジスタ１５およびポートと同じく幅８ビットで
あるが、もちろんここに記載される概念は例えば４ビッ
ト、１６ビット、または３２ビットのデバイスに適用さ
れる。

Ｃｒ’Ｕ１３にあるレジスタ１５には、命令レジスタＩ
Ｒ、ステータス・レジスタＳＴ、２進化１０進定数用の
回路ＢＣＤ、ＡＬＵ１４の出力を受信するシ゛ノド（ロ
）路Ｓ、オペランド用およびメモリ・アドレスのハイ・
オーダ・ビット（メモリ・アドレス・ハイ〉用の一時記
憶装置として働くレジスタＴ／ＭＡ口、２個の８ビット
・レジスタに分割される１６ビット・プログラム・カウ
ンタＰ　ＣＨおよびＰＣＬ（プログラム・カウンタ・ハ
イならびにプログラム・カウンタ・ロー）、スタック・
ポインタＳＰ、ならびにメモリ・アドレス・ロー・レジ
スタ１５Ｌが含まれている。アドレス・バッファ１９は
、アドレス・バスＡＩおよびＡＬからバスへ１１′なら
びにＡＬ’　に現われる真数および補数アドレス信号を
発生させる。オペランドは、ＣＰｔＪ１３と組み合わさ
れる一時レジスタ１５にではなく、レジスタ・ファイル
ＲＦとして働＜ＲＡＭ１２に大部分記憶される。

バス１６は各種レジスタ１５、Ａ　Ｌ　ｔＪ　１４およ
びＭＯ，Ａ）Ｉ’ならびにＡＬ’　の各バスを相互接続
する。ＡＬＵ１４は必ずＰバスから９入力を、Ｎバスか
らＮ入力を受信して、シフタＳを介し出力バスずなわら
Ｏバスに至る出力を作る。これらのＰ、ＮおよびＯバス
１６に対する呼出し、レジスタ１５およびＡＬＩＪ１４
に対する呼出し、ならびにＭＤ、Ａ口およびへしバスに
対する呼出しは、ＣＲＯＭ１７からの制御信号１８によ
ってυ制御される。

マイクロコンピュータ・チップ１０は、ＲＯＭ１１に記
憶されて一度に１つずつ命令レジスタＩＲに転送される
８ビットのマイクロ命令後に基づいて作動する。ＣＰＬ
Ｊ　１３において実行されるマイクロ命令の組の一例は
、下記に詳しく説明される第Ａ表に記載されている。こ
の表はアセンブリ言語またはソース・コードとも呼ばれ
る二−モニックの形の命令語を示すとともに、２進形の
機械語オプコード（これは目的が１６進であるほかは目
的コードに似ている）をも示″ｇ。通常、命令を実行す
るためにオブコードに１つ以上のアドレス・バイトを加
えたものが使用される。ＩＲに保持される命令語すなわ
ちオプフードは、ライン２１ａを介してＣＲＯＭ１７用
のアドレス回路２２に至る８ビット・７ドレスを作るエ
ントリ・ポイント回路の入力であり、下記に説明する第
８表および第０表に説明されるようなマイクロ命令を形
成する信号１８を作るために２５６（１＆ｌの可能なＣ
ＲＯＭアドレス（実施例において〉の中の１つが呼び出
される。第Ａ表の１つのマイクロ命令は１組のマイクロ
命令を作る。各マイクロ命令の一部（すなわち出力１８
の若干）は次のＣＲＯＭアドレスを作るのに用いられ、
マイクロジャンプ・アドレスはライン２３を介してエン
トリ◆ポイント回路にフィードバックされ、ディスパッ
チｔｉ（ｆｒＩＡ情報は説明されるようにライン２４を
介してフィードバックされる。すなわちマイクロ命令の
シーケンスはＩＲ内の各マイク［１命令から作られるが
、ステータス・レジスタ１５にあるスを一タス・ビット
および他の条件にも左右される。オペランド用のアドレ
スは、必要とされる場合、オブコードに１＜ＲＯＭ１１
からの語に含められ、かつオプコードがこのシーケンス
中にＩＲにとどまる間ＭＡＬまたはＭＡ口に転送される
。

第１図のマイクロコンピュータ用論理アドレス・スペー
スのマツプが第２図に示されている。本実施例は１６ビ
ット・アドレスを供給する８ビットのＡロアドレスおよ
び８ビットのＡＬアドレスを用い、したがって２１６す
なわち６５．５３６バイトがこのスペースに利用できる
（１−ＫＪ＝１゜０２４としてｒ６４ＫＪバイトと呼ば
れることが多い）。アドレスは、最初のアドレス回路２
２から最後のアドレス回路２２までに及ぶ４つの１６進
数字で示される。この説明において、メモリ・アドレス
は特に明記される場合のほが１６進で表わされる。１ペ
ージは２　すなわち２５６バイトであり、すなわち１ペ
ージのすべてのアドレスはＡＬによって形成され、ペー
ジはＡＨによって選択される。マイクロコンピュータ−
ｏは、ＲＡＭ１２内のレジスタ・ファイルＲＦ用にゼロ
・ページ（アドレスｏｏｏｏ〜ＯＯＦ　Ｆ　）を、周辺
ファイルＰＦ用に「１］ページ（アドレス０１００〜０
１　ＦＦ）を、またＲＯＭ１１のプログラム・メモリ用
にＦＯ−ＦＦベージ（アドレスＦＯＯＯ〜ＦＦＦＦ＞を
使用する。Ｒ「およびＲＯＭ１１用のこれらのスペース
の若干はボビュレートされず、選択されるｌ（ＯＭおよ
びＲＡ　Ｍのサイズに左右される。０２００−ＥＦＦＦ
のような他のスペースは説明される拡張モード用に利用
できる。

第１図のマイクロコンピュータにおいて、へ１４′およ
びＡＬ’バスならびに制御ビット１８に応動するｕｌ　
ｍ回路は、ＣＰＬＩ　１３が外部ポート、タイマ、リセ
ットおよび割込み、ならびにメモリ制御を含む周辺ファ
イルＰＦを呼び出で一方法を定める。第２図の記憶場所
０１００におけるＩｌｏおよび割込み制御レジスタ２５
はＭＤババスよって直接ロードされ、ＡＬＬＪ／レジス
タ・ストリップの部分である。このレジスタは、説明さ
れるような記憶拡張モードを定める２個の記憶モード制
御ビット、および割込みマスクならびにフラグを含む。

プログラマブル・タイマおよび事象カウンタもこの周辺
制御回路に含まれるが、それはカウンタ２６、起動／停
止制御、入力選択およびプリスケーラとして働くレジス
タ２６ａ１制御レジスタ２６ｂ１ならびにキャプチャ・
ラッチ２６Ｃを含む。タイマのこれらの素子はＭＯババ
スよって呼び出され、幅８ビットであるので、ＡＬＵ／
レジスタ・ストリップの部分として具合よく作られる１
カウンタ２６は、その入力を簡単に８で割る固定式８連
除算擬似ランダム８ビット・シフト・カウンタである。

内部クロックまたは外部クロックすなわち外部事象であ
ることができるカウンタ２６の入力は、ＭＤババスら（
ブリスケール・レジスタを介して）最大３２までの任意
な数をロードされる追加の５ビットＮＭ除算カウンタで
あるレジスタ２６ａのプリスケーラ部分に進む。８ビッ
トのタイマ・レジスタ２６ｂは、ＭＤから最大８ビット
すなわち２５６の最終所望カウントをロードされる。こ
のカウントに達すると、割込みｌ　Ｎ　Ｔ　２が合図さ
れる。カウンタ２６の中の進行するカウントをとめない
で、８ビットのキャプチャ・ラッチ２６ｃを介してＭＤ
に瞬時カウントが読み出される。これはＩＮＮａ３よっ
て騨１激される。

この周辺１１１１１１回路において、グループ・デコー
ド回路２７および記憶υＮ！１回路２８は、Ａ口′およ
びＡＬ’　アドレス・ビットならびに３個の制御信号（
＃ＭＥＭ、＃Ｖｌおよび＃ＭＥＭＣＮＴ）を受信して、
与えられたアドレスによる呼出しのためにＲＯＭＩ　１
、ＲＡＭ１２、ポートＡ、Ｂ。

ＣまたはＤ１タイマまたはＩ　／　ＯｕＪ　ｔｉｌｌレ
ジスタなどを選択する１ｌｉｌｌｔＸｌを作る。どんな
１つのサイクルでもこれらの中の１つだけが活性化され
る。グループ・Ｙ’：３−ｔ’回路２７　ｎ　ヨＵ　記
ｇｌｉｌｌ　ａ　１０１　路２８は同様に、説明される
ようなｔｉｌｌ　’ＩｊＪ　／選択機能用の指令を発生
させる。

２１１１の割込み入力ビンｌＮＴ１およびＩＮＴ２が、
タイマ割込みＩ　Ｎ　Ｔ　２のほかに具備されている。

これらの入力は、レジスタ２５の内容にも応動する割込
み制御回路２９に接続されている。リセット入力Ｒ８下
は、マイクロコンビ１−夕をゼロにしすなわち初期設定
するために使用され、どんな機能や割込みでもオーバー
ライドする。

周辺＆ＩＪ　Ｉｌｌ　［ｉ５Ｊ路の入力として接続され
るモード制御入力ビンＭＣは、作動モードの選択を与え
る（Ｉ１０！ＩＩｔｌｌレジスタ２５の内部Ｕ−ドされ
タヒット７およびビット６と共に）、第２ａ図から第２
ｅ図までは、これらのモード用のアドレス・スペースの
独特な部分を示すメモリ・マツプである。

レジスタ・ファイル・アドレス・スペースＰＦは、すべ
てのモードで第２図と同じである。モードは次のとおり
である：（１）すべてのメモリが第２図のようにＲＯＭ
１１およびＲＡＭ１２でオン・チップでありかつ周辺フ
ァイルＰＦが第２ａ図のように作られるシングル・チッ
プ・マイクロコンピュータ・モード。これは主作動モー
ドである；（２）ある追加のオフ・チップ回路がポート
ＢおよびＣを介してＲＦスペースに呼び出される第２ｂ
図の周辺拡張モード：（３）オフ・チップ・メモリの約
６４にバイトがポートＢおよびＣによって呼び出される
第２Ｃ図の完全拡張モード。ＲＦおよびＲＯＭは第２図
と同じである；（４）オン・チップＲＯＭ１１が無視さ
れかつすべてのプログラム・メモリがオフ・チップであ
るが、オン◆チップＲＡＭ１２は第２図のように使用さ
れる第２ｄ図のマイクロプロセッサ・モード二または（
５）周辺ファイルＰＦおよびオン・チップＲＯＭ１１が
いずれもディスエーブルにされてづべてのＩｌｏおよび
プログラム・メモリがオフ・チップであり、ポートＢお
よびＣによって呼び出され、オン・チップＲＡＭ１２ま
たはＲＦは第２図のように使用される、第２ｅ図のエミ
ュレータ◆モード。いろいろなモードにより、設計、レ
イアウトまたはマイクロコードを変更せずに１つの基本
チップ形式で種々の異なる機能が与えられ、したがって
費用が大幅に節約される。人出力バッフ７３０は、ある
モードでは方向制御レジスタＰ７、Ｐ９、Ｐｌｌによっ
て定められかつグループ・デコード回路２７および記憶
１１御回路２８を介してモード制御配列によって定めら
れるとおり、ポートＡ、Ｂ、Ｃ。

ＤをＭＤババス接続する。

第１図のマイクロコンピュータ・チップの重要な特徴の
１つは、ＲＡＭ１２が透過り°フレッシュを持つ１トラ
ンジスタ・セルを用いるダイナミック形であるというこ
とである。マイクロコンピュータ用のオン・チップＲＡ
Ｍは通常、スタチックまたは擬似スタチック形である。

ＲＡ　Ｍが特許第４．０７４，３５１号のようなダイナ
ミック形であれば、リフレッシュ機能はＣＰＵによる呼
出しを妨害することがある。これに対して、第１図のマ
イクロコンピュータは自己増分するとともに機械サイク
ルごとに行アドレス・デコーダ１２Ｘに対する新しい５
ビットの行アドレスを作るリフレッシュ・アドレス・カ
ウンタ３１を備えているので、ＲＡＭの１行はＣＰＩＪ
によって何も呼び出されない場合リフレッシュを呼び出
される。しがし、メモリ１２の呼出しサイクルが生じて
いる場合は、カウンタ３１は増分されず、カウンタ３１
のリフレッシュ・アドレス出力はデコーダ１２Ｘに加え
られない。ＲＡＭ１２はセンス・アンブリファイア１２
３の対向側にメモリ・ビットとその補数を持つ折返しビ
ット・ライン形であり、すなわちダイナミックＲＡＭに
従来使用されたダミー・セルの代わりに二重メモリ・ビ
ットが使用される。本例の１２８バイトＲＡＭでは、１
２８Ｘ８すなわち１０２４ビットが要求され、ビット当
たり２個の１トランジスタ・セルではＲＡＭアレイ１２
は２０４８個の１トランシタ・セルを持つ。アレイは３
２Ｘ８Ｘ４に分けられるので、ＲＡＭの各８人出力ビッ
トについてＸデコーダ１２Ｘは３２の中の１を選択し、
Ｙデコーダ１２Ｙは４の中の１を選択し、また３２個の
センス・アンブリファイア１２３が使用される。もちろ
ん、ＲＡＭのサイズは第２図の全ゼロ・ページを使用す
るために２侶にすることができ、その場合２５６Ｘ８Ｘ
２＝４０９６個のセルが要求される。

ストリップ構成 第３図において、第１図のマイクロコンピュータはチッ
プ・レイアウトの形で示されている。チップ１０の面積
の１つの主要部分は、それぞれのアドレス・デコーダを
持つＲＯＭ１１およびＲＡＭ１２を含むメモリによって
占められている。

ＲＯＭＩＩは在来設計のＸアドレス・デコーダ１１Ｘと
、Ｙアドレス・デコードおよびＲＯＭデータ出力回路１
１Ｙと組み合わされている。ＲＯＭにおける２０４９個
の８ビット・バイトを定めるために１１アドレス・ビッ
ト（４０９６バイトのＲＯＭが用いられる場合は１２ビ
ット）が使用されるので、ＲＯＭ用のアドレスはＭＡＬ
およびＭＡ口の両レジスタを必要とし、すなわちＡＬお
よびＡ口の両バスからのアドレス・ビットを必要とする
。ＲＡ　Ｍは３２行の中の１行を選択するＸアドレス・
デコーダ１２Ｘと、４列の中の１列を選択づるＹアドレ
ス・デコーダ１２Ｙとを持つので、ＲＡＭ選択に必要な
ビットはわずが７ピツトである（２５６バイトＲＡＭが
使用される場合は８ビット〉。チップ面積のもう１つの
主要部分は、ｔｌｌｔｌｌＲＯＭ１７およびそれと組み
合わされるＸデコーダ２２Ｘならびに２２Ｙ１および出
力バッフ７１７ｂである。完全にボビュレートされた場
合は、制御ＲＯＭ内のビット数は出力ライン１８の数の
２５６ｆｆｌとなる。第Ａ表の例の命令の組ではわずか
４５１１！ｉの出力ライン１８が要求され、また第８表
および第０表のようなわずか１６０個のマイクロ命令ア
ドレスが要求されるにすぎないので、制６ｔｌＲＯＭは
わずかに１６０ｘ４５−７．２００ビット−Ｃある。各
出力ポートＡ、Ｂ、Ｃ，およびＤは外部接続のためにチ
ップ上に８個のボンディング・パッドを持ち、これらの
ボンディング・パッドの回りのチップの血積はポートに
用いられるバッファ３０によって占められる。ポートＡ
は入力専用であるので、このポート用人カバソファに必
要なスペースは３状態出カバツノ７を要求する残りのポ
ートＢ、Ｃ，およびＤ用のスペースよりはるかに少ない
。

第３図のチップ１０にあるＲＯＭ１１とＣＲＯＭバッフ
ァ１７ｂは、すべての８ビット・レジスタ、ＡＬＬＩビ
ット、およびバス１６ならびに制御ライン１８と組み合
わされる同様な回路を含む列（制御ライン１８に平行）
および行（金属バス・ライン１６ならびにレジスタ／Ａ
ＬＵビット１４．１５と平行）の配列である「ストリッ
プ」である。テキサス・インスツルメンツ（ＴｅＸａＳ
ＩｎＳｔｒｔｌｌｅｎｔＳ　）　１．：ＩＩＩＩサレタ
？’７トナ７（ＨＣＤＯｎＯｔｌｔ）ｈ　）、グターグ
（Ｇｕｔｔａ（］）およびローズ（Ｌａｗｓ　）によツ
ー（１９８０年１１月２４日に提出された先願第Ｓ」、
２１０．１０９号に説明されるとおり、１つの主要な特
徴は前述のようなＡＬＵ１４およびそれと組み合わされ
るレジスタＩＲ，Ｓ丁、Ｓ、Ｔ／ＭＡ口、ＰＣ）−１，
ＰＣＬ、ＳＰｌおよびＭＡＬが第３図に見られるような
規則正しいストリップ・パターンにＭＯ８／ＬＳ　Ｉチ
ップ１０上に配置されることである。バスに接続されか
つ８ビットによって共有される制御ライン１８を持つ他
の回路も、エントリ・ポイント２１、アドレス・バッフ
ァ１９、タイマ２６、Ｉ１０制御レジスタ２５などのよ
うなストリップである。ＡしＵと共にこれらの各レジス
タは、メモリ・セルのようなパターンに配列される８ビ
ットすなわち８段を含み、ビットは第３図に見られると
おり水平に配列されて垂直に合わされている。第１図の
ＭＯ，ＡＬ、Ａ口、Ｏ，Ｎ、およびＰの各バスは、ＡＬ
ＬＪのセルおよびレジスタの上Ｒ１５（第１図に示され
たようなレジスタのそばではない）にある各８個の平行
金属ストリップであり、多数の制御ライン１８はすべて
、ＡＬＵ１４のトランジスタおよびそのレジスタならび
に同様な回路の制御ゲートとして普通用いられる水平ポ
リシリコン・ラインである。ＡＬＵ１４に必要なｌ１ｌ
ｔｌｌライン１８の数は例えばＭＡＬレジスタのような
シングル・レジスタの所要数よりも多く、またＡＬＬＪ
段をレイアウトするに要するスペースはシングル・レジ
スタの所要スペースより大きいので、無駄なスペースが
最小になる。すなわち、制御ライン１８を作るためにＩ
＃ｌｌｌｌＲＯＭ１７に要するスペースは、制御される
回路に必要なスペースとほぼ同じである。このレイアウ
ト配列が実際に有利であるのは、ＡＬＵおよびレジスタ
がｔｌｌｌｔＩＩＲＯＭのそばにぴったり合わされ、往
来のマイクロプロセッサ構造において導線を布設するた
めにのみ使用される無駄なスペースが事実上皆無だから
である。

すべてのバス・ラインＭＤ、ＡＬ、Ａ　ＨｌＯ，Ｎおよ
びＰｌならびにすべての制御ライン１８は、使用されな
いシリコンの上ではなくチップの機能領域すなわちセル
の上に布設され、はとんど寸べてのラインは導線経路で
はなく機能セルにおいて固有に９０度の折返しが作られ
る。先行技術のデバイスでは、ｔｉｌｌ　ｍ　ＲＯＭ　
、レジスタ、ＡＬＵなどはバスまたは導線によって接続
される回路の島であった。第３ａ図の拡大図は、テキサ
ス・インスツルメンツに譲渡された米国特許第４，０５
４゜４４４号によるシングル・レベル◆ボリシリコン工
程によって一般に作られるＮチャネル・シリコン・ゲー
トＭＯＳデバイス用の金属バス・ラインおよびポリシリ
コン制御ライン１８を表わす、幅２ビットのストリップ
の微小部分を示す。第１図に示されたレジスタからバス
に至る接続ラインの大部分が少しも構造上ラインであっ
たりＩｌｌ長い導線ではなく、第３ａ図の金属バス・ラ
インに沿う単なる金属・シリコンまたは金属・ポリシリ
コン接点であることが重要な注意事項である。すなわち
、平行導線の８ビットの組の経路はストリップ特徴によ
って最小にされ、またチップ１０のサイズが減少される
。バス１６はすべての６個のバスがストリップの任意な
一部に必要とされないように互い違いにされ、したがっ
てストリップのセルのピッチすなわち最大幅は金属間ス
ペースがビット密度の重要な制限因子であるので最小に
される。

この目的で、レジスター５の配置は、要求されるＮバス
がＡＬババスたはＡロバスと共にどんなレジスタ内にも
共存せず、第１図および第３ａ図に示されるとおりＰバ
スはＡ［バスが始まる場所で終る。ストリップのレジス
タおよびＡＬｔＪに要求されるクロックの若干は、バス
１５のような金属ライン（第３ａ図の８１）を通るので
、これらはさらに密度に制限を課し、ストリップ概念お
よびバス／レジスタの最適配置を一層重要にする。

ＭＤババスらＰまたはＮバスへの接続は、レジスタおよ
びラベルドＭＤ　　Ｐ、ＭＤｔＮのようなストリップに
置かれるトランジスタによってつくられる。この論理は
８並列バスの組に結合されるトランスファ・ゲートの８
並列ピットを要求し、かつ制御ラインとしてＣＲＯＭ出
力１８を使用するので、それはストリップにぴったり適
合する。

ＣＲＯＭ１７はストリップのそばにぴったり合ってＡＬ
ＬＪおよびレジスタ／バス接続の強い制御区域における
制御ライン１８を供給し、またアドレス１ＩＩＩ　ｔｌ
ｌおよびジャンプ・アドレス・ライン２３゜２４が要求
されるエントリ・ポイント回路のそばに合っている。設
計はランダム論理ではなくすべてのυ１ｔｌｌ源として
のＤＩ御ＲＯＭに向けられ、第３図および第３ａ図のチ
ップ・レイアウトは、チップの面積がそれぞれのデコー
ダを持つＲＯＭ、ＲＡＭおよびＣＲＯＭ、ならびにＡＬ
ｔＪ／レジスタ・ビットの規則正しいアレイを含むスト
リップによって左右され、他のυ１１１０論理によって
占められるスペースはほんのわずかである。この設計の
アプローチは、マイクロコードまたはマクロコードを変
えることによってマイクロコンビ１−夕１Ｏを特に容易
に変形させるマイクロプログラミング機能によって強め
られかつこの機能を強める。

マイクロコンピュータ１０は３つのレベルとモードｉｔ
、１１１１１で変形される。第１レベルはＲＯＭ１１の
ＲＯＭコードを変えることであり、もちろんこれは最も
熟練した変形である。ＲＯＭコードは、例えばテキサス
・インスツルメンツに譲渡された米国特許第３，５４１
．５４３号、第４．２０８゜７２６＠、または第４，２
３０．５０４号に説明されているような製造工程のシン
グル・マスクによって形成されている。マイクロ命令の
組は捕捉されたり（Ｍ本的には同じマイクロ命令の組を
保つ）、変えられたりすることがあるが、これらのレベ
ルはいずれも製造時にＣＲＯＭ１７のコードの変更を要
求する。ＣＲＯＭコードはＲＯＭコードと全く同様に製
造Ｊ程のシングル・マスクによって形成されるので、マ
イクロ命令の組を構造的に変えることは全く同様に容易
であるが、そのときマクロ・アセンブラおよびマイクロ
・アセンブラ（カストマ用の設計補助として用いられる
コンピユーダブログラム）は異なっている。デバイス１
０を変えるこれらの方法のほかに、ＲＯＭおＪｔＦＲＡ
Ｍのサイズを大きくしてＲＯＭコードで一段と複雑なア
ルゴリズムをプログラムすることができ、またＣＲＯＭ
１７のサイズを大きくして一段と複雑なマイク命令の組
またはｌクロ命令の相あるいはその両方を与えることが
できる。モードＩｌｌｔｌ１ＭＣ（およびレジスタ２５
のビット６−７）がどんな形の構造やマスクも変えずに
変更を与えることは注目すべき重要なことであり、ヒユ
ーズ・リンクなどは不要である。

システムタイミング マイクロフンピユータ・チップ１０は、第４図でクリス
タルとして表わされる基本タロツク周波数により作動す
る。約５８１１Ｚのこの周波数は、第１図または第３図
でクリスタルとラベルされた２個のパッドに結合される
外部クリスタルによって制御される内部発振器３３によ
って供給される。

りＯツク・クリスタルから、クロック発生回路３３は第
４図に見られるとおり各マイクロ命令サイクル用の４個
の基本重複半サイクル・クロックＨ１，Ｈ２、Ｈ３およ
びＨ４または状態時間Ｓ１．８２などを作る。各状態時
間はクロック・クリスタルの完全な２サイクルに等しい
。Ｈ４は２つの状態時間に重なっている。

ＲＡＭ１２を呼び出す短いメモリ・サイクルは第４図の
８１のような１つの状態時間で完成される。＃　Ｍ　Ｅ
　Ｍ　ＣＮ　Ｔはローであり、Ａ）（バスのすべてのビ
ットはＨｌの間口−であり、またＲＡＭアドレスは＃Ｍ
ＥＭがハイの間ＡＬババス有効である。書込み制御信号
＃ＷＲは書込みの場合ハイであり、または読出しの場合
ローである。呼び出されたデータはそのとき、サイクル
の終りに）−１４のＩｍＭＤバスで有効であり、次のサ
イクルの初めにわたり、したがってデータはサイクルの
終りでレジスタＴまたはＩＲにロードされたり、次の、
サイクルの初めにＰバスまたはＮバスにゲートされる。

ＲＡＭ１２にあるレジスタ・ファイルＲＦに対するすべ
てのメモリ参照はこの短いサイクルを使用し、他のすべ
てのメモリ参照（すなわちオン・チップＲＯＭ１１、周
辺ファイルＰＦ、および拡張メモリに対する参照）は２
つのマイクロ命令実行を要求し、第４図に示されるとお
り長いメモリ・サイクルと呼ばれる。長いサイクルの場
合、メモリ継続指令＃ＭＥＭＣＮＴは第１状態時間でハ
イ、第２状態時間でローである。メモリ指令＃ＭＥＭは
両サイクルの口１の間ハイでなければならず、アドレス
は第１サイクルのＨｌの間ＡＨおよびＡＬで有効である
。読出しの場合、副込み指令＃ＷＲは第１サイクルの初
めから第２サイクルのＨｌにわたってローであり、デー
タは第２サイクルの終りで始まる口４の間有効である。

長い書込みの場合、＃ＷＲはハイであり、書込みデータ
は第１および第２の両サイクルの口４の間ＭＤババスゲ
ートされる。

与えられた状態時間すなわちマイクロ命令サイクル内に
、ＡＨ′バスおよびＡＬ’バスのアドレスは口２の間有
効になる。このアドレスは口１のｆｆ１ｌＡＨおよびＡ
Ｌにロードされるアドレスに基づいている。ＲＯＭ１１
において、アレイはＨ１１の間にプリチャージされ、す
べての列すなわちＸラインは■　に進み、すべての行す
なわちＹラインＳ はｖｃｃに進み、次にＲＯＭ　　Ｘアドレスは口３で始
まるデコーダ１１Ｘからのアレイにゲートされ、ＲＯＭ
Ｙアドレスは１４４の初めに有効となり、したがってＲ
ＯＭ出力は日４で有効である。

ｐｕ 第１図のマイクロコンピュータにあるＣＰＵ　１３はＡ
ＬＵ１４、レジスタ１５およびＣＲＯＭによって１．Ｉ
Ｉ　Ｉｆｌされるバス１６から戒っている。第５図には
ＡＬＬＩおよびシフタＳならびに関連バスの詳細なブＵ
ツク図が示され、また第６図はＣＲＯＭ１７およびその
マイクロ命令出力ビット１８を示す。ＡＬＵのｔｊＪ　
Ｉｌｌおよびバスの呼出しは、説明のための実施例の第
６図に識別されているこれらのマイクロ命令すなわちビ
ット１８によって完全に定められる。エントリ・ポイン
ト回路２１からライン２１ａに現われる８ビット・アド
レスは、ライン２１Ｘに現われる６ビットのＸアドレス
およびライン２１Ｙに現われる２ビットのＹアドレスを
含む。ライン２１Ｘは、ＣＲＯＭ１７のＲＯＭビットの
アレイにある最大６４個のＸラインの１つを選択するＸ
デコーダ２２Ｘに接続されている。ライン２１Ｙは、４
個のＹラインの各群（４５群しか使用されていない）で
４つの中の１つを選択するＹデコーダ２２Ｙに接続され
ている。

すなわちライン２１ａに現われる各８ビット・アドレス
について、異なる「マイクロ命令」がライン１８に現わ
れる出力であり、マイクロ命令は任意な数のアクチブな
ライン１８を持つことができるが、通常与えられたマイ
クロ命令についてわずか二、三本のライン１８の組合せ
がアクチブである。各ライン１８はバッファ１７ｂに進
んでアレイ出力Ｙライン自体が与えるよりも高い容亀負
荷を駆動し、かつクロック・ゲートおよび要求されるよ
うな他の論理に進む。第６図に示されかつ本説明を通じ
て現われるすべてのマイクロ命令ビット（制御ライン１
８）は、接頭記号「井」を付けて表わされる。あるビッ
トはアクチブ・ローであリ、すなわち＃−０．ＳＴのよ
うな負記号の接頭記号を持つ。第６図のマイクロ命令ビ
ットでは、文字ｒｔＪは「ツー（ｔＯ）Ｊを表わし、し
たがって＃−０．ＳＴは「ＯバスからＳＴレジスタまで
］を表わし、すなわちＯバスをステータス・レジスタに
接続するゲートはこのビットによって活性化される。ラ
イン２３に現われる８ビットのジャン７−７トＬ／スハ
＃ＪＩＩＩ）Ａｄｄｒ　　（７−０）で表わされる一方
、ディスパッチ・アドレス用のライン２４に現われる３
ビットのジャンプ制御信号は＃ＪｌｌＩ）Ｃｎｔｌ　　
（２−０）で表わされる。これらの１１ビットは次のＣ
ＲＯＭアドレスを発生させるエントリ回路２１に使用さ
れる。第６図のａＯＰＣ口から下がって＃０ＮＥｔＡＨ
までの２１個のビット１８Ｇｊすべて、レジスター５の
バス１６による呼出しを制ｍ　する。これらの中の＃　
Ｌｏｗ　Ｗｒｉｔｅ　ＱおよびａＬｏｗ　Ｗｒｉｔｅ　
１は擬似マイクロ命令ＯＰＣＬＳＯＭＡＬおよびｏ、ｓ
ｐｌ　　　　　　　　　　　１ を作るためにデコードされる。ビット ＃ＯＮＥ　　ＡＬおよび＃０ＮＥｔＡ１１はＡＬバス℃ またはＡＨババス「１」を置いて、マイクロ命令に８レ
ジスタ・アドレス０００１またはＰＦベージ・アドレス
０１００（１６進）を作る。ＡＬおよびＡｌ−１に現わ
れるすべてのＯに対するデフォルトは、レジスタ・ファ
イル内のへレジスタ・アドレスである。レジスタ１５と
バス１６との間の接続は以下に詳しく説明される。＃Ｍ
ＥＭＣＮＴビットは良いメモリ・サイクル用の「メモリ
継続」１、ｌＪｌビットであり、ＲＡＭ１２は１つの状
態時間で読出しまたは書込みのために呼び出されるが、
ＰＦにおけるＲＯＭ１１または周辺装置は２つの状態を
要求し、したがってこの理由で、制御ライン＃ＭＥＭＣ
ＮＴは第４図に見られるような長いメモリ・サイクルの
第１状態でアクチブである。

＃ＮＥＭＣＮＴは数個の他の制御信号を作るのに使用さ
れ、長いメモリ・サイクルの第１または第２の状態を常
に識別する。＃ＭＥＭビットはメモリ・サイクルを表わ
し、ＲＯＭ１１、ＲＡＭ１２または外部メモリが呼び出
されるとき必ずアクチブである。＃ＷＲビットは書込み
指令であるので、もし＃ＭＥＭおよび＃ＷＲがアクチブ
であるならばメモリ書込み条件が存在する一方、＃ＭＥ
Ｍがアクチブで＃ＷＲがアクチブでないならばメモリ読
出し条件が存在する。＃−ＬＳＴ信号はＡＬＵ作動用の
ロード・ステータス指令であり、ステータス・レジスタ
Ｓ　Ｔ’も＃−ＬＳＴ指令によってＯバスからロードさ
れる。ＡＬｔＪは＃　５ｈｔｆｔＣｎｔｌ（３−０）　
、＃ＡＩｕＣｎｔｌ　　（３−０）および＃ＡＢしてラ
ベルされる９ビットによって制御される。

これらの制御ビットは下記に詳しく説明される。

マイクロ命令ビット１８は第６図に后される順序ではな
く、第７ａ図から第７ｅ図までに用いられる順序でｌ選
的に配列されているので、制御ビット１８はそれがスト
リップ内で使用される点にできるだけ近い点で発生され
る。

レジスタ１５、バス１６およびＡＬｔＪ１４に対する呼
出しのマイクロ命令制御を、第５図、第６図、および第
７ａ図から第７ｆ図までについてこれから説明する。

Ｐバス ＰバスはＡＬＵ１４の入力の１つである。それが「正」
のためｒＰＪと呼ばれるのは、ＡＬＬＪ１４のみがＰＮ
を計算する減算においてＰバスが正オペランドすなわち
左オペランドを含むからである。ＰバスはＭＯババスら
トランジスタ１６ａ。

１６ｂおよび１８ｃを介してロードされ、ＰＣＨレジス
タからトランジスタ１６ｅを介し、またはＰＣＬレジス
タからトランジスタ１６ｆを介してロードされる。Ａバ
ス・ソースはどれでも、それらをＡＬババスゲートする
ことにより、かっＰバスをＡＬババス接続しながら、ト
ランジスタ１６ｄのゲートに進む＃ＰＡＬマイクロ命令
ビットを主張することによって、Ｐバスに置くことがで
きる。ソースが規定されず、すなわち「デフォルト」で
ある場合は、Ｐバスはすべてがゼロの値をとる。Ｐバス
はフェーズロゴで、マイクロ命令サイクルの初めにＯ−
ドされる。可能なＰバス・ソースのすべておよびおのお
のに必要なマイクロ命令ビットすなわち出力１８は次の
とおりである：Ｐバス・ソース　　　マイクロ　　ピッ
ＭＤバス　　　　　　＃ＭＤ、Ｐ ＰＣロレジスタ　　　＃ＰＣＨｔＰ ＰＣＬレジスタ　　　＃ＰＣＬｔＰ Ｍ八Ｌレジスタへ　　＃ＭＡＬｔＡＬ、＃ＰＡＬＳＰレ
ジスタ　　　　＃５ＰｔＡＬ、＃ＰＡＬＯ１定数　　　
　　　＃０ＮＥｔＡＬ、＃ＰＡＬＮバス ＮバスはＡＬｔＪ１４の他の入力である。それが「負」
のためのＮと呼ばれるのは、ＡＬｔＪの減算でＮバスが
負オペランドすなわち右オペランドを含むからである。

それはＭＤババスらトランジスタ１６ａ、１６０および
１６ｈを介してロードされ、Ｔ　／　Ｍ　Ａ　Ｈレジス
タからトランジスタ１６ｉを介してロードされ、ＩＲレ
ジスタからトランジスタ１６ｊを介し、レジスタＳＴか
らトランジスタ１６ｋを介し、またはＢＣＤ定数レジス
タからトランジスタ１６ｍを介してロードされる。もち
ろん、各トランジスタ１６ａ〜１６ｊの８組が存在し、
各バスおよび各レジスタの各８ビットについて１組があ
ることは言うまで６ない。粗１６ｋまたは１６ｍには４
個のトランジスタだけが要求される。Ｎバスのソースは
、下記に示されるとおりマイクロ命令語のビットによっ
て直接表わされる。ビットが「１」であれば、ソースは
Ｎバスにゲートされる。ソースが規定されていなければ
、Ｎバスはすべてがゼロの値をとる。Ｎバスも、フェー
ズド１１で、マイク目命令サイクルの初めにロードされ
る。

Ｎバス◆ンース ＭＤババ スレジスタ ステータス・レジスタ ＳＣＤ定数 ＩＲレジスタ エイ２口上全ｊ」ニム上 ＃ＭＤｔＮ ＃ＴｔＮ ＃Ｓ丁、Ｎ ＃ＢＣＤｔＮ ＃ＩＲｔＮ ＡＬババ スＬババスなわちアドレス・ｎ−・バスはすべてのメモ
リ・アドレスの下位８ビットを保持する。

これには、ＲＡＭ１２にあるレジスタ・ファイルＲＦに
対する参照用の全アドレス、または周辺ファイルＰＦ、
オン・チップＲＯＭ１１および拡張モードの拡張メモリ
に対する参照用の下位バイトが含まれる。ＡＬババスフ
ェーズＨ１の間にロードされる。ＡＬババスソースはＭ
ＡＬレジスタからトランジスタ１６ｎを介し、Ｓ））レ
ジスタからトランジスタ１６ｐを介し、または定数０１
からトランジスタ１６ｑを介してＯ−ドされる。ｒＢＪ
レジスタであるＲＡＭ位置０１を有効にアドレスする定
数が供給される。ソースが規定されず、すなわち「デフ
ォルト」である場合は、ＡＬババスＲＡＭにあるＡレジ
スタである値ＯＯをとる。

ＡＬババス、＃ＰＡＬマイクロ命令ビットを主張するこ
とによって、トランジスタ１６ｄを介してＰバスにも接
続される。この方法で、ＡＬババスソース（ＭＡＬ、Ｓ
Ｐｌおよび定数０１）はＡＬババスゲートされ、次にＡ
ＬＬＪによって作動されるＰバスにゲートされる。同様
に、Ｐパス・ソース（ＰＣ口、ＰＣＬ、！５よびＭＤバ
バス数）はＰバスにゲートされ、次に下位アドレス・ラ
インとして働（ようにトランジスタ１８ｄＲよび＃ＰＡ
Ｌを介してＡＬババスゲートされる。この場合に移動さ
れたＭＯババス内容は、マイクロ命令の初めに表われる
内容である。要するに、ＡＬババス可能なソースのすべ
てがｒ記に列記されている： ＡＬババスソース ＭＡＬレジスタ ＳＰレジスタ ＰＣＬレジスタ ＰＣＨレジスタ ＭＤババ ス１定数 マイクロ命　ビット ＃ＭＡＬｔＡＬ ＃ＳＰ、Ａｍ ＃ＰＣＬ、Ｐ、＃ＰＡＬ ＃ＰＣ１−１ｔＰ、＃ＰＡＬ ＃ＭＤｔＰ、＃ＰＡＬ ＃０ＮＥｔＡＬ Ａロバス ８ビットのＡ口（アドレス・ハイ）バスには、フェーズ
ｈ１の間にロードされるＣＰｔＪによって参照されたア
ドレスの高位バイトが含まれる。それはトランジスタ１
６ｒを介してＰＣ）ｌレジスタの内容をロードされ、ト
ランジスタ１６ｓを介してＴ／ＭＡロレジスタの内容を
、またはトランジスタ１６ｔを介して定数０１の内容を
ロードされる。プｒ１グラム・カウンタの高位バイトは
通常、周辺制御回路２０に用いるためバッフ７１９に転
送され、Ｔ／ＭＡロレジスタはあとのマイクロ命令状態
に用いるためメモリ内の他のアドレスの１１位バイトを
保持するのに用いられる。この実施例の周辺ファイルに
あるアドレス（すなわち１６進の形のｏｉｘｘのページ
・ワン・アドレス〉を有効にアドレスする定数０１が供
給される。ソースがマイク［］命令語で明確に規定され
ていない場合、すなわち「デフォルト」−〇ある場合は
、Ａ　Ｈバスは値ＯＯをとる。これはＲＡＭ１２にある
オン・チップ・レジスタ・ファイルＲＦを参照するのに
役立つ。ＡＨババスソースは下記のように双約される： Ａロバス・ソース　　マイクロ命令ビットＰ　ＣＩ−１
レジスタ　　　＃ＰＣＨ，ＡＨＴ／ＭＡ日レジスタ　＃
ＴｔＡ）−１ ０１定数　　　　　　＃ＯＮＥ、Ａｌ・１Ｏバス ０バスすなわち出力パスは、ＡＬｔＪ１４およびシフタ
Ｓの組合せの出力を常に含む。第５図および第７Ｃ図に
見られるとおり、０バスの内容は、トランジスタ１６ｕ
およびＯｔＭを介してＭＤババス、または８組の各トラ
ンジスタ１５ａ〜１５ｄをそれぞれ介してＰＣＨ，ＰＣ
Ｌ、ＭＡＬあるいはＳＰの各レジスタにロードされる。

ステータス・レジスタＳＴは、トルー・ロー・マイクロ
命令ビット＃−０ｔＳＴおよび４個のトランジスタ１５
ｅによってＯバスからロードされる（第７　ｅ％）。Ｐ
ＣＨレジスタは、トルー・ハイ・マイクロ命令ピット＃
０ｔＰＣＨによってロードされる。他の行先レジスタ（
ＭＡＬ、ＰＣＬ、ＳＰ）用のロード信号は、下記＃Ｌｏ
ｗＷｒｉｔｅ　　（１−０）の組合せにより、２マイク
ロ命令ビット＃　ＬｏｗＷｒｉｔｅ　　（１−０）にコ
ード化される：ＯＯ書込みなし ０１ＭＡＬレジスタ　Ｏ，ＭＡＬ １　　　０　　　ＰＣＬレジスタ　ＯｔＰへし１１ＳＰ
レジスタ　　０ｔＳＰ ＯバスからＭＯババス直接ロードする？イクロ命令ビッ
トがないのは、ＭＤババス内容が周辺制御回路２０の制
御を受けるからである。この転送は、回路２０から１１
１１ｔＩＩｌラインでＣＰＵに送られる０、Ｍ信号によ
って制御される。Ｏ，Ｍは、各メ七り書込み（オン・チ
ップまたは拡張メモリ）ごとに、かつ各良いメモリ・サ
イクルの第１状態で主張される。

０バスは、Ｏ，Ｍが周辺制御回路２０によって主張され
るように＃ＭＥＭＣＮＴおよび＃ＷＲマイクロ命令の適
当な値を規定することによって、トランジスタ１６ｕを
介してＭＤババスゲートされる。０バスの内容は次に、
ＭＤババスらトランジスタ１５ｆおよび１５Ｑを介して
丁／ＭＡロレジスタまたはＩＲレジスタにロードされる
。要するに、Ｏバスの行先は下記に記載さりるとおりで
ある二 Ｏバス行先 ＳＴレジスタ Ｐ　ＣＨレジスタ ＰＣＬレジスタ ＭＡＬレジスタ ＳＰレジスタ ゛１゛レジスタ ＩＲレジスタ 短いメモリ・サイクル 長いメモリ・サイクル１ 長いメモリ・サイクル２ マイクロ命　ビット ＃−０ｔＳＴ ＃０ｔＰＣＨ ＯｔＰＣし ＯｔＭＡし ｔＳＰ ＃ＷＲ，＃ＭＤｔＴ ＃ＷＲ，＃ＭＤｔ　ＩＲ ＃ＷＲ，＃ＭＥＭ ＃ＭＥＭＣＮＴ。

＃ＷＲ，＃ＭＥＭ ＃ＷＲ１＃ＭＥＭ ０バスはマイクロ命令サイクルのフェーズＨ４の間にロ
ードされる。それは現行マイクロ命令に規定されたＡＬ
Ｕおよびシックの演算の結果を含む。

ＭＯババ スモリ・データ・バスＭＤは、ＣＰＵ１３に出入するよ
うにデータを転送する双方向バスである。

データは、２ｇＡのマイクロ命令にわたるマイクロ命令
サイクルのフェーズ０４０間にＭＤで有効となる。例え
ば、データはＭＤババスらトランジスタ１６ｂを介して
サイクル目１の初めにＰバスに読み出され、またＡＬＵ
の結果は次にトランジスタ１６Ｌｊを介してＨ４のサイ
クルの終りにＭＤにロード・バックされる。

サイクルの初めに、ＭＤババス内容は前述のとおりトラ
ンジスタ１６ｃまたは１６ｈを介してＰバスまたはＮバ
スにロードされる（第５図あるいは第７ｂ図）。こうし
て、前のマイクロ命令の結果（すなわちメモリからそれ
によって読み出されるデータ）はＡＬＬ１１４にロード
される。

サイクルの終りに、ＭＤババス下記の３つの方法の１つ
でロードされる： １）０バスの内容はトランジスタ１６ｕおよび０、Ｍを
介してＭＤババスゲートされる。

２）オン・デツプＲＡＭ１２またはＲＯＭ１１はデータ
をＭｌ）バスに置く。

３）周辺制御回路２ｏはデータをポートＡ、Ｂ。

ＣまたはＤ１ラッチ２６Ｃ，Ｉ１０制御レジスタ２５な
どからＭＤババス置く。

ＭＤババス内容は、０バスからＭＯババスロードするこ
とを合図するＯｔＭ信号をＣＰＩＪに送る周辺制御！Ｈ
す路によって制御される。ＣＰｔＪ１３は、上述のよう
な＃ＭＥＭ、＃ＭＥＭＣＮＴ、および＃ＷＲの語信号の
組合せを主張することによってＭＤババス使用を要求す
る。周辺制御回路２０にあるグループ・デコード回路２
７および記憶制御回路２８は、オン・チップＲＯＭ１１
ならびにＲＡＭ１２に信号を送って、ＭＤババス対する
それぞれの呼出しを制御する。

メモリに対する読出しおよび書込み呼出しのタイミング
は第４図に関して説明される。短いメモリ読出しの場合
、ＭＤババスデータは跣出しを開始した同じマイクロ命
令サイクルの終りに入手できる。ＭＤババスデータは、
＃ＭＤｔＴビットまたは＃−ＭＤｔＩＲビットをそれぞ
れ規定することによってそのマイクロ命令の間にＴ／Ｍ
Ａ）ｌレジスタあるいはＩＲレジスタにロードされたり
、次のマイクロ命令にある＃ＭＤ、Ｐビットまたは＃Ｍ
ＤｔＮビットを規定することによって次のマイクロ命令
でＰバスもしくはＮバスにロードされる。短いメモリ・
サイクルの書込みでは、０バス・データはＭＤババス埴
かれ、＃ＷＲ制御ビットが主張される。

長いメモリの読出しの場合、所望のアドレスはＡ　Ｈお
よびＡＬラインに置かれ、＃ＭＥＭＣＮＴ指令は所要の
２サイクルの中の第１サイクルで主張される。第２サイ
クルの終りに、データはＭＤババス入手し得る。（指令
「ロード・アドレス」すなわちＬ　Ｄ　Ａ　Ｄ　Ｄ　Ｒ
によって、メモリ・アドレスは第１サイクルでＡＬ’お
よびＡ口′ならびに周辺υＩｔ［１回路２０に進むとと
もに第２サイクルで主張される必要がないバッフ７１９
でラッチされる。〉長いメモリの書込みでは、アドレス
は第１サイクルで規定され、データは第１サイクルおよ
び第２サイクルの間ＭＤババス置かれる・要するに、Ｃ
ＰｔＪ１３におけるＭＤババス行先は下記のとおりであ
る： Ｔ／ＭＡ口　　サイクル終了時　＃ＭＤｔＴレジスタ ＩＲレジスタ　サイクル終了時　＃−ＭＤｔＩＲＰバス
　　　　サイクル開始時　＃ＭＤｔＰＮバス　　　　サ
イクル開始時　＃ＭＤｔＮＭＤ、Ｐ、Ｎ、Ａト１、ＡＬ
およびＯの諸バスは示されるとおりトランジスタ１６ｖ
によって目２または目３の間にプリチャージされる。

ＡＬｔＪ！７１作 演算論理装置すなわちＡＬＬ１１４は、第５図にブ目ツ
ク形式でかつ第７Ｃ−１図および第７ｃｍ２図に詳しく
示されるとおり、トランジスタ１４ａを介しＴＰババス
かつトランジスタ１４ｂを介してＮバスに現われる値を
入力として受ける。

ＡＬＵはその結果を］−１４の間にライン１４ｃおよび
トランジスタ１４ｄを介してシフタＳに出力する。その
作動は、バッファ１７ｂおよびトランジスタ１４ｅを介
して入力された＃　ＡｌｕＣｎｔｌ　　（３−Ｏ）ビッ
トにより、またトランジスタ１４ｆに進む＃ＡＢＬビッ
トにより、いずれも現在のマイクロ命令から制御される
。ＡＬＵは現在のマイクロ命令の口１の間にＰバスおよ
びＮバスにロードされた値により作動して、シフタＳの
入力であるライン１４Ｃに現われる８ピツトＡＬＵ出力
を作るとともに、２個の桁上げビット、すなわち演算全
バイト桁上げビットであるライン１４Ｑに現われるＣ　
　１および２進化１０進演算用のＢＣＤ定ｕｔ 数レジスタにおいて２進調整回路によって使用される第
４ビットの半折上げビットであるライン１４ｈに現われ
るＤ　　をも作る。トランジスタ１０ｔ ４ｅおよびトランジスタ１４ｆによって制御される利用
可能な演算が下記に定められる：Ｐ＋Ｎ＋Ｃ＋　ｎ Ｐ　　ＸＮＯＲＮ ＋３ＡＮＤ　　Ｎ （ＮＯＴ　　Ｐ）ＯＲＮ Ｐ　　０Ｒ（ＮＯＴ　　Ｎ） ＦＦ（１６進） １）　　ＯＲＮ Ｐ　　ＮＯＲＮ Ｏ ＮＯＴ　　Ｐ （ＮＯＴ　　Ｐ）ＡＮＤ　　Ｎ ＮＯＴ　　Ｎ Ｐ　　ＡＮＤ（ＮＯＴ　　Ｎ） Ｐ　　ＮＡＮＤ　　Ｎ Ｐ−Ｎ−１＋Ｃ１ｎ Ｐ　　ＸＯＲＮ 加算 排他的ＮＯＲ ＡＮＤ ＯＵ＜ バスＮ ＯＲ バスＰ 全部１ ＯＲ ＯＲ 全部Ｏ インバートＰ ＡＮＤ インバートＮ ＡＮＤ ＮＡＮＤ 減算 排他的０Ｒ ＡＬＵ１４のライン１４ｉに現われる桁上げ入力ビット
Ｃｉｎは、マイクロ命令の＃　５ｈｉｆｔＣｎｔｌ（３
−０）ビット１８によって定められる。

ＡＬｔＪ内容の桁送りを必要としない演算では、＃　５
ｈｉｆｔＣｎｔｌ　　（３、２）ビットハぜＯｔ’　ア
リ、可能な桁上げ入力ビットは次のとおり第７０−２図
の論理１４ｊにおいて定められる： ＯＯ０００ ００１１ ００’　　ＯｕＣ：　　マイクロ桁上げビットＯＯ１１
ＳＴＣ：ステータス折重げビット ７４９１１桁上げビットｕＣは、すぐ前のマイクロ命令
のＡＬＵ演算からライン１４ｑに現われる桁上げ出力Ｃ
８１，である。これは前のマイク−命令のシフタＳの作
動によりライン１４ｋに現われるシフト・ア１クト・ビ
ットＳ　　と同じではない。

ｕｔ ステータス桁上げビットＳＴＣはステータス・レジスタ
Ｓ子の桁上げビットである。

各ＡＬｔＪビットの第１選択は、ライン１４ｍに「ゼネ
レート１を作ったり、ライン１４ｎに「プロパゲート」
を作ったり、あるいはその両方を同時に作る。ライン１
４０に現われるＡＬｔＪ１４からの演算桁上げ出力Ｃ３
ｕｔビットは、＃ＡＢＬ次第でトランジスター４ｆ、１
４ｐおよび１４ｑによって発生されたり、伝搬されたり
、その両方が同時に行われ、もし「１］であるならば、
ＡＬＵの加減算の間に桁上げ出力が存在する。加算の場
合、Ｃ０Ｌｌｔ＝１は１つの桁上げがあったことを示し
、すなわち（非符号付き）オペランドの和が２　を越え
ることを示す。演算の場合、Ｃｏｕｔ−〇は１つの借り
があったことを示し、すなわちＰオペランドがＮオペラ
ンド（非符号付き）より下位であったことを示す。他の
すべての演算（すなわち論理演算）では、ライン１４ｑ
のＣ８６，はＯに等しい。Ｃｏｕｔはライン１４Ｑを介
してステータス・レジスタＳＴ回路に送られ、ステータ
ス桁上げビットＳＴＣへのロードを可能にする。１０進
半桁上げＤ　　は、１０進演ｎ修正用の定数をｕｔ 作るのに用いるＢＣＤ定数レジスタにライン１４ｈを介
して送られる。ＡＬｔＪの各ビットにおいて、ライン１
４ｎに現われる伝搬ビットおよび桁上げ依存ビット１４
ｐ′は、出力１４Ｃを作る排他的オア回路１４ｒの入力
である。

ＡＬｔＪ作動の一例として、ゼロの桁−Ｅげ入力（＃　
ＡｌｕＣｎｔｌおよび＃　５ｈｉｆｔＣｎｔｌがすべて
ゼ［１）を伴う加輝操作は、ＡＬｔＪにＰバスとＮバス
の内容の和を計算させる。ＰバスとＮバスの内容の差を
計算するためには、＃ＡＩｕＣｎｔｌ　”’　１１１１
およｆｆ＃５ｈｉｒｔｃｎｔｌ　−０００１である。こ
の演算で「１１が桁上げ入力されなければならないのは
、借りが望ましくないからである。１つの完全な例とし
て、Ｆ記の２つのマイク］コ命令はＰＣＬレジスタおよ
びＰＣロレジスタによりアドレス指定される現在のバイ
トを読み出し、これをｒ／ＭＡＨレジスタに入れて、Ｐ
ＣＬレジスタおよびＰＣ）−１レジスタを増分する： 第１マイクロ命令サイクル： 第２マイクロ命令サイクル： ＃Ｃ，ＰＨ，ＡＨ・・・・・・ＡＨババスＰＣＨを置く
だけ増分する トせずにＰＣＬに戻る する に戻される ＃ＭＥＭ ・・・・・・メモリ読出し継続 進む ａ　Ｊｕｍｐ　Ａｄｄｒ　ＸＸＸＸＸＸＸ　−−・・＝
−次（７）命令ニ進む＃Ｊｕｕ　　Ｃｎｔｌ　　ＸＸＸ
Ｘ 第１サイクルにおける増分は「１」のＡＬＵ桁上げ入力
を用いて行われたことに注目されたい。第２命令は、第
１サイクルで作られたマイク「１桁上げビット（ｕＣ）
が「１」である場合のみ、ＰＣ目にあるプログラム・カ
ウンタの高位バイトを増分した。

シフタ動作 第５図および第７図のシフタＳは、ＡＬＵ１４の出力１
４ｃによりいろいろな１ビット・シフト操作を行う。Ａ
ＬＬＪに対するυ制御ライン１８に現われル＃　５ｈｉ
ｆｔＣｎｔｌ　　（３−０）ビットは下記エンティティ
を制御する： １）論理１４ｊおよび入力ライン１４１を介するＡＬＵ
桁上げ入力ビットＣｉｎ。

２）トランジスタ３ａまたはＳｂ、左右ｅｌｒｉＪライ
ンＳｃおよびＳｄ（またはＳｉのストレート）、ならび
に論理Ｓｅを介するシフト方向の左または右、 ３）ラインＳｆおよびＳｏを介してシフト・インされる
ビット。

下記はシフト制御ラインのいろいろな組合せを小す： ＃５ｈｉｆｔＣｎｔｌ　　　ＡＬＬＪ桁上げ　　シフト
方向　　シフト・イン・ビット旦　２１０　　　入力 １　Ｘ　× シフト なし シフト 左 シフト 右 無効 ＡＬ［（７） ＡＬＵ（７） ＴＣ ＴＣ ＡＬＵ　（０） ＡＬＵ　（０） ＴＣ ＴＣ ＃　５ｈｉｆｔＣｎｔｌ　−００Ｘ　Ｘの場合、シフト
は行われず、トランジスタ３ｈは３ｔおよび論１１ｓｊ
によりてターン・オンされるので、ＡＬｔＪ出力ビット
は０バスの入力としてトランジスタ３ａに進む。

ＡＬＵ桁上げ入力ビット１４ｉは、上記ＡＬＵの説明に
記載されたとおりである。＃　ｓｈ＋ｒｔｃｎｔ＋　＝
０１０Ｘの場合、ＡＬＵ出力はトランジスタ３ａを介し
て左に回転され、最下位ビットＡＬＩＪ（１）はライン
Ｓｆによりシフト・インされる。

＃５ｈｉｆｔＣｎｔｌ　＝　０１１　Ｘの場合、ΔＬＬ
Ｊ出力はステータス桁上げビットＳＴＣを通って、ライ
ン３ｍおよび１４ｋを介して左に回転される。

＃５ｈｉｆｔＣｎｔｌ　−１００Ｘの場合、ＡＬＬＪ出
力はトランジスタ３ａを介して右に回転され、＃５ｈｉ
ｒｔＣｎｔｌ　＝　１０１　Ｘの場合、出力はステータ
ス桁上げピットＳＴを通って、ラインｓｎ％５ｐ１ＳＱ
および論理ｓｒを介して右に回転される。各場合に、＃
５ｈｉｆｔＣｎｔｌ　　（１）は５ＬＬＩ桁上げ入力ビ
ットを示す。

回転命令でシフト・アウトされたライン１４にに現われ
るシフト・アウト・ビットＳ。、ｔは、ステータス・レ
ジスタ１５に送られる。それは、＃−ＬＳＴマイクロ命
令ビットがセットされる場合、新しいステータス桁上げ
ビットＳＴＣとしてＳＴにロードされる。

Ｉ　Ｒレジスタ 第５図および第７ａ図から、８ビット命令レジスタＩＲ
は現在の機械オブコード（第Ａ表の命令の第１バイトの
オブコードの１つ）を保持するようにされたレジスタ１
５ある。オプコードは、マイクロ命令内の＃−ＭＤ、Ｉ
ｔ’（ビットによって、ＭＤババスらトランジスタ１５
０を通ってロードされる。ＩＲはトランジスタ１６ｊを
通って＃ＩＲｔＮビットと共にＮバスにロードされる。

ＩＲの出フノにはＩＲ７に対する真出力ＩＲＱおよび−
Ｉ　Ｒ７に対する補数出力−［ＲＯが含まれ、いずれも
ライン２１ｂに現われる。この出力は主として、後で説
明するエントリ・ポイント回路２１に使用される。

第７図のレジスタ１５の各ビットは基本的に、出力がト
ランジスタ１５ｊを介して入力に帰還される２個のイン
バータ１５１から成る。すべてのトランジスタ１５ｊは
、トランジスタが口１でクロックされるＩ　ＲおよびＳ
Ｆを除き、１１２でクロックされる。

ステータスレジスタ 第５図または第７ｅ図のステータス・レジスタ１５は、
機械のいろいろな条件を示す４ビット・レジスタである
。ステータス・レジスタの各ビットには特別な意味があ
り、それに関連のある独自の回路がある。ＳＴのビット
４−１のみが本例で使用されているが、他の実施例で別
のビットを使用することができる。

第Δ表の命令において言及されるＳＴＣすなわちｒＣＪ
ビットは、ステータス桁上げビットである。それはライ
ン１４ＱからのＡＬＵ１４の桁上げ出力、ライン１４ｋ
からのシフタＳのシフト出力、またはライン１４ｔｌか
らの１０進演算桁上げ出力のいずれかの出力を保有する
。５ＴＳＢはステータス符号ビット（第Δ表の「Ｎ」）
であり、Ｏバス内容の最上位のビットを含む。８丁〔Ｚ
はゼロ・ビットに等しいステータスであり、Ｏバスのす
べてのビットがトランジスタＳ２およびシフタＳに入る
ラインＳ７２によって検出されるＯであるとき、「１１
を含む。５ＴＩＮＴはステータス割込みイネーブル・ビ
ットである。ステータス・レジスタのビット３−０は本
例では使用されないが、装置の拡大型で使用されること
がある。

Ｓ「レジスタがＮバスにロードされる場合のこれらのビ
ットの値は不定である。

ステータス・レジスタ・ビットは下記２つの方法の中の
１つで変形することができる：１）　　＃−０．ＳＴを
主張づることによって、すべてのビットはトランジスタ
１５ｅを介して０パスの内容に置き換えられ、または ２）　　＃−ＬＳＴを主張することによって、ＳＴＣ，
５ＴＳＢ１およびＳＴＥ、Ｚビットはトランジスタ１５
ｎを介してそれぞれの入力回路によりセットされる（Ｓ
ＴＩＮＦビットはこの場合影響を受けない〉。

ＳＴＣ，５ＴＳＢ、および５ＴＥＺの各ビットを別個に
ロードする方法はない。それらはトランジスタ１５ｎお
よび＃−ＬＳＴを介して一緒にロードされる。この特徴
は、シングル・チップのマイクロ構造において普通きわ
めてａ（１１ｉな品目（使用スペース内）であるステー
タス論理の有効な製作を可能にする。５ＴＣ１ＳＴＳＢ
、および５ＴＥＺレジスタ・ビットの値を定める特殊回
路をこれから説明する。

＃　−Ｌ　Ｓ　Ｔ信号が主張されると、ＳＴＣビットは
下記３つのソースの中の１つからＬｌ−ドされる：１）
トランジスタ１５Ｄおよび１５ｎを介して、ライン１４
０に現われるＡＬＬＪ演算桁上げビットＣから。Ｃｏｕ
ｔは算術演算でＡＬＵｕｔ によって作られる桁上げ／借りビットである。

ＣｏｕｔはシフタＳの作動が規定されない場合、すなわ
ち＃　５ｈｉｆｔＣｎｔｌ　＝　ＯＯＸ　Ｘの場合にロ
ードされる。

２）トランジスタ１５ｎを介して、ライン１４ｋに現わ
れるシフタＳのシフト出力ビット５ｏｕｔから。これは
シフタＳの作動によりシフト・アウトされるビットであ
る。シックの作動が規定されない場合（すなわち ＃　５ｈｉｆｔＣｎｔｌ　≠ＯＯＸ　Ｘの場合）、Ｓ　
　はｕｔ 桁上げビットにロードされる。

３）ライン１５ｑおよびトランジスタ１５ｒによるＢＣ
ＤＩＯ進桁ヒげ／借り出力ビットから。これはＢＣＤ定
数レジスタ内の１０進調整回路によって計算される桁上
げビットである。それは１０進調整定数がＮバスにロー
ドされていることを表わしながら、 ＃ＢＣＤｔＮビットがセットされている場合にＳＴＣス
テータス桁上げビットにロードされる。

１０進調整操作を表わす＃ＢＣＤｔＮマイクロ命令が存
在するとき、シフトはＡ　Ｉ−Ｕ出力に加えられてはな
らない。

＃−ＬＳＴが主張されると、５ＴＳＢビットの入力はＯ
バスのビット７、すなわちトランジスタ１５ｎを介した
Ｏバスの最上位のビットである。

＃−ＬＳＴが主張されると、ゼＩＪｓＴＥＺビットに等
しいステータスの入力はぜ口に等しいマイクロ・ビット
、すなわちトランジスタ３ｚがら導かれるシフタＳから
のｕＥＺである。ｕＥｌビットは一言で言えばすべての
Ｏバスの論理ＮＯＲである。すなわち、すべてのＯバス
・ラインがゼロであれば、ｕＥＺは「１」にセットされ
る。さもなければ、それは「０．１にセットされる。

ステータス割込みイネーブル５ＴＩＮＴビットは、＃Ｏ
，Ｓ’ｒが主張されているときに、トランジスタ１５ｅ
を介してステータス・レジスタＳＴにＯバスの内容をロ
ードすることによってのみ変形される６ＳＴＩＮＴビッ
トはこの場合、Ｏバスのビット４に相当する。５ＴＩＮ
Ｔは、ＣＩ）　Ｕ　１３からその制御ラインの周辺制御
回路２０に至る出力である。５ＴＩＮＴ＝Ｏならば、回
路２０はＩ　Ａ　ＣＴ　１ｉｌＪ　ｔｌＤラインを介し
てＣＰＵに割込みを伝えない。５ＴＩＮＴ−１ならば、
ＩＡＣＴＩＩＩ御ビットが割込み時に回路２０によって
主張される。

Ｉ　Ａ　Ｃ’ｌ−ピットを指名することによって、マイ
クロコードは割込みをテストすることができる。

ステータス・ビットのすべては、ステータス・レジスタ
Ｓ「からトランジスタ１６ｋを介してＮバスにロードさ
れる。５ＴＥＺ、５ＴＳＢおよびＳＴＣビットはライン
２１ｂを介してエントリ・ポイント回路２１に進む。

指令（ｄ　ｉ　５ｐａｔｃｈ　）を伴うマイクロ命令シ
ーケンス制御 エントリ・ポイント回路２１およびＣＲＯＭ１７を含む
本発明のマイクロ構造は、【Ｒ内容のいろいろなサブフ
ィールドを指名し、各機械のオブコードすなわち第Ａ表
の命令に対して第８ａ図〜第８ｊ図および第８表ならび
に第０表のような適当なマイクロコードの実行を与える
ように設計されている。第９図はオブコードのマツプを
示す。

ＩＲにあるオブコードは２つの可能な形式を有するもの
と思われ、第１０ａ図〜第１０ｃ図に詳しく見られるエ
ントリ・ポイント回路２１はライン２１ａにアドレスを
作るこれらの形式に応答する：形式Ｏは［Ｒ（７）の「
０」、すなわ＃５ＴＲレジスタの最上位のビットで示さ
れる（それぞれの最上位の半ビット用０ＯＯＯ〜０１１
１を持つすべてのオプコード）。この形式では、ピット
ＩＲ（６〜４）はトランジスタ２１ｏからの３ビットの
「グループ」フィールドを構威し、ビットＩＲ（３−０
）はトランジスタ２１ｆからの４ビットの「ｔａ能」フ
ィールドを構成する。

これらは大部分に用いられる基本の演算論理ヂ、ｌアル
・オペランド命令である。

形式１はＩＲ（７）の「１」によって示されるＣ　Ｍ　
Ｓ　Ｈ用の１０００〜１１１１を持つすべてのオブコー
ド〉。この形式では、ビットＩＲ（６−３＞ｕトランジ
スタ２１９′からの４ビットの「グループ」フィールド
を構成し、ビットＮ（（２−０）＄よトランジスタ２１
ｆ′からの３ビットの「機能」フィールドを構成する。

これらは周辺ページ命令、シングル・オペランド命令、
特殊アドレス指定（直接、間接、インデックス）および
トラップを含む。

「グループ」および「機能」という飴は、ｖｓ械オブコ
ードの論理サブセットを表わす。図示の例では、オプコ
ードのグループ・フィールドは命令のアドレス指定モー
ドを表わしくすなわち第８ｂ図から第８ｄ図までのどの
グループが判断点８ｍで第１指名に進むかを示し）、ま
た機能フィールドはオペランドが取り出されてから、第
８ｂ図から第８ｄ図までの点８ｎで第２指名によりオペ
ランドで行われる算術または論理演算を表わす。マイク
ロ構造は、同じグループまたは機能西のオアコード中の
マイクロ命令の意味のある共用を可能にする。説明のた
めの実施例のマイクロコードでは、例えば、形式１のす
べてのオプコードは第８Ｃ図に見られるとおりかつ第８
表と第０表について説明されるとおり、Ａレジスタおよ
び一般Ｒトレジスタを取り出すマイクロコード状態ＲＦ
ｔＯＡ−１を共用する。

ＩＲ内のグループおよび機能フィールド値による指名ｍ
構をこれから説明する。ＩＲサプノイールドによる指名
は、ＩＲがロードされてから（例えばＩＡＱ−２で）第
１マイクロ命令の１つにより行われる。その後、指名は
ＩＲをロードする次のマイクロ命令を含みそれまでのマ
イクロ命令によって行われる。与えられたオプコードを
実行する間、指名が装束されなければ、ＩＲは汎用８ビ
ット・レジスタとして使用される。

マイクロ命令間の制御の流れは、条件付き分岐および無
条件分岐のいずれにおいても、ＣＲＯＭ１７に対するラ
イン２１ａの次のマイクロ命令アドレスが第１０ａ図〜
第１０ｅ図の回路で作られる方法によって定められる。

プロセッサの指名能力は、数個のマイクロ命令の中のい
くつかを共心するために使用される。

チップの制御ＲＯＭすなわちＣＲＯＭ１７に記憶される
第８表および第０表のマイクロ命令は、各命令が実行す
べき次のマイクロ命令をロードするアドレスを表わす点
で水平にマイク［」プログラムされる特徴を備えている
。次のマイクロ・アドレスは、第１０ａ図〜第１０ｅ図
の論理回路で入力として示されるＣ　ＲＯＭ出力１８の
下記２つのフィールドにより規定される： １）　　＃Ｊａｌｌ）Ａｄｄｒ　　（７−０）、すなわ
ちＣＲＯＭにおけるベース・アドレスを表わす８ピツト
・フィールド：および ２）　　＃ＪｍｐＣｎｔｌ　　（２−０）　、＃ＪｕＡ
ｃｌｄｒ　（７−〇）のベース・アドレスからの８個の
指名オフセット中の１つを表わす３ビット・コードニー
Ｊｎ＋ｐＣｎｔ　　（１２）のような＃　ＪｉｐＣｎｔ
ｌの補数も使用される。

＃Ｊｍｌ）Ｃｎｔｌ　　（２−０）−ｒｏｏＯＪならば
、＃　ＪｎｐＡｄｄｒフィールドは単にトランジスタ２
１Ｊを介して次のマイクロ命令のアドレスとして直接使
用され；また第８ｂ図の例はＢｔＯＰＰＬＯ〜ＢｔｏＰ
ＰＬ１−３の連続である。ＪｍｐＣｎｔｌ　　（２−〇
）が非ゼロであれば、それはどのυ１１１１ラインが論
理回路２１ｋを介して＃　ＪｌｌＤＡｄｄｒの低位ビッ
トを交換し、したがってライン２１ａに次のマイクロ・
アドレスを作るかを示す。この方法は本明細書において
指名と呼ばれ、第１０ａ図〜第１０ｅ図の回路に見られ
るようなＭＯ８技術で容易に製作される。

本例の装置では、おのおの第６図の多ビット語（出力１
８）から成る最大２５６個のマイクロ命令が可能である
が、第Ａ表の命令セットを実行するには全部で１６０個
のマイクロ命令を必要とするに過ぎず、したがってＣＲ
ＯＭの１６０個だけが作られる。これらの各飴は、マイ
クロ命令制御の可能な４５個の出力１８を含む４５ビッ
ト語に過ぎない。装置用の追加のマイクロコード化機能
（第Ａ表にない新しいマイクロ命令）は、第Ａ表の命令
セットのサブセットを実行したり、それを全部交換する
ことによって追加される。実行される機能はより大きな
ＣＲＯＭ１７を用いて拡大されるが、アドレス２１ａで
より多くのビットが要求され、他の実施例では出力用に
さらに多くのビット１８が要求される。

マイクロコードのあらゆる条件付き分岐は指名によって
達成される。ベース・アドレスはフィクロ命令の＃　Ｊ
ｍｐＡｄｄｒ　　（７−０）ビットで規定される。＃Ｊ
ｍｐＣｎｔｌ　　（２−０）ラインは、第１０図のライ
ン２１ａに新しいマイクロ命令アドレスを作るために、
このベース◆アドレスの低位ビットをどの制御ラインが
そのとき交換するかを示す。例えば、第８に図は第１０
図の論理回路２１にで実行されるようなＩＲ（３−０）
ビットによる指名を表わす。

指名フィールド・ビット（第８に図のビット３からビッ
ト０までのようなビット）は実際に、＃　ＪｍｐＡｄｄ
ｒ　　（７−０）フィールドにおいて低位アドレス・ビ
ットを交換する。それらは共にオフ接続されない。たと
えば＃　ＪｍｐＡｄｄｒが０００１０００１であると規
定され、ａＪｍｐｃｎｔｌ　　（２−０）ラインがｒｌ
ｌＯＪにセットされているとすれば、ＳＴＣすなわち論
理回路２１ｍのステータス桁上げビット入力による指名
が示される。ＳＴＣが「０」であれば、次のマイクロ・
アドレスは０Ｏ０１００００となる。第１０図で実行さ
れる可能な指名フィールドは第り表に要約され、各指名
の可能性は以下に詳しく説明されるが、説明のための命
令セットに関するマイクロ命令シーケンスは調査される
。

第８ａ図から第８ｊ図までにおいて、第Ａ表のマイクロ
命令セットを実行するために第８表および第０表のマイ
クロ命令の流れ図が実行される。

第８ａ図から第８ｊ図までは、第０表のマイクロ命令名
を表わすとともに、第０表のＣＲＯＭアドレスを１６進
の形で表わす。第０表はマイクロ命令セットの一部リス
ティングに過ぎない。第Ａ表の各マイクロ命令の実行は
、ＩＡＱ−０で始まる第８ａ図の命令アクイジシコンＩ
ＡＱシーケンスによって開始される。割込みやリセット
が主張されていないものとすれば、グループ指名はＩＡ
Ｑ−２でグループ・フィールドにより実行され、オペラ
ンド・アドレス・モードの１つにつき、または各種のジ
ャンプまたはトラップについて、２４個のアドレスの中
の１個が選択される。このような２４通りの方法は第８
ｂ図から第８ｄ図までに示されている。オペランド取出
しマイクロ命令の若干は数個アドレス指定モード、特に
８個の異なるモードすなわら通路によって使用されるＲ
ＦｔｏＡ−１（アドレス８４で）、または５個の異なる
通路で使用される９Ｆでの「イ尖−ジアト・ツーＡ」す
なわちＩｔｏＡ−１によって共用される。Ｂレジスタ・
ツー・ペリフェラル・ベージＢｔＯＰＰＬマイクロステ
ートの４個はすべてへレジスタ・ツー・ペリフェラルお
よびイミージアト・ツー・ペリフェラル・モードに使用
される。

一般オブコードの場合は、適当なアドレス指定モード用
の第８ｂ図から第８ｄ図までのオペランド取出しマイク
ロステートによりステップしてから、命令３ｒＪ　（＃
ＪＢＣｎｔｌ　＝　ＯＯ１）の低位ビットを用いて機能
指名が実行され、それによって取り出されたオペランド
で実行する最ａ１６通りの可能な機能の中の１つが選択
される。これらは第８ｅ図から第８ｊ図までに示され、
デュアル・オペランド機ｔＩＤＯＰＦ−ＵＮ、デュアル
・オペランド機能−ペリフェラルＤ　ＯＰ　Ｆ　ｔＪ　
Ｎ　Ｐ　、シングル・オペランド機能ノーマル５ＯＰＦ
ＵＮＳ、シングル・オペランド機能スペシャル５ＯＰＦ
ＬＪＳ、ロング・アクセス機能ＬＡＦＬＪＮ、または各
種ＭＩＳＣとラベルされ、そのすべてはＣＲＯＭアドレ
スＯＯでＩＡＱ−０に復帰して終る。ＡＤＤ、ＭＯＶ、
ＣＭＰなどのような二一モニツクは、第８ａ図から第８
ｊ図までによって構成される第８図または第８表と第０
表の流れ図に第Ａ表のマイクロ命令セットのように機能
するマイクロ命令用に使われることが注目される。

ＣＲＯＭアドレスについての指名モード（第１表参照） 指名の最初の形式は無条件分岐である。マイクロコード
の条件付き分岐が望ましくない場合は、＃　ＪＩＤｃｎ
ｔｌ　−０００である。これによってトランジスタ２１
ｊはすべてのビットを制御しく第１０図）、装置は現在
のマイクロ命令が実行されてから８個の＃　ＪＩｌｐＡ
ｄｄｒライン２３に現われるアドレスでマイクｎ命令に
無条件に分岐する。アドレスは現在のマイクロ命令の＃
　ＪｍｐＡｄｄｒ　　（７−０）フィールドにあるＣＲ
ＯＭビットによって構成される。この形式は第８ｂ図の
３ｔｏＰＰＬ−０、Ｂ　ｔＯＰＰＬ−１、Ｂ　ｔｏ　Ｐ
ＰＬ−２などのようなシルケンスに用いられる。

次の形式は、第８ａ図から第８ｄ図までに判断点８ｎ、
５ＯＰＦＵＮＮ、ＤＯＰＦＵＮなどで機能を選択するの
に用いられる機能指名である。機能指名は第１表に定め
られている。＃Ｊ！１ｌｐｃｎｔｌ　＝００１のとき、
次のマイクロ命令はＩ　Ｒレジスタの低位４ビットによ
って決定される。指名用のベース・アドレスは、マイク
ロ命令の＃　ＪｍｐＡｄｄｒ（７−０）フィールドに構
成される。次のマイクロ・アドレスは、ベース・アドレ
スのビット３−０をＩＲレジスタのビット３−０と交換
することによって決定され、したがってオフセットは最
大１６まで可能である。混乱を避けるために、ベース・
アドレスは１６の倍数である（すなわちベース・アドレ
スの最下位４ビットがｒＯＪに等しい）ことが望ましい
。機能指名は、レジスタＩＲにある命令語の「機能」フ
ィールドの指名である。機能フィールドは、行うべき算
術演算を示す。これは、マイクロ命令（第Ａ表の命令〉
のアドレス指定モードを示す「グループ」フィールド、
ビット７−４と対比される。形式「１」の命令が３ビッ
ト機能フィールド（ＩＲポイント−１−０）を備えてい
ても、機能指名は依然としてＩＲレジスタ′の下位４ビ
ットで１６通りの分岐を行う。形式「１」のオブコード
用機能指令は、したがってＩＲ（３）ビットの値に左右
される。

もう１つの形式は試験符号ビット指名である。

−例は第８ｄ図のＲＪＩＩＯ−３マイクロステート、す
なわち判断点８ｐである。−ｒ　／　Ｍ　Ａ日しジスタ
のビット７の内容である符号ビットは、＃Ｊｇ＋ｐＣｎ
ｔｌ　−ｒ　Ｏ１０Ｊを定めることによって指名に使用
される。ここに２つの交互ジャンプが存在する。１つは
Ｔ（７）−Ｍ、、ｌの場合に実行すべきマイクロ命令の
８ビット・アドレスであり、他はｒ（７）−ｒＯＪの場
合に実行すべきマイクロ命令のアドレスである。Ｔ（７
）＝１用のアドレスはＴ（７）−０用のアドレスに１を
加えたものである。Ｔ（７）−０用のアドレスは＃　Ｊ
ｌｌ）Ａｄｄｒフィールドにロードされ、次に試験がＴ
（７）−１を示す場合１が加えられる。

次の形式の指名は「テスト・イフ・ゼロ」である。マイ
クロコードは、＃ＪｍｐＣｎｔｌ　＝　ｒｏ　１１　Ｊ
を定めることによってすぐ前のマイク［１命令の０バス
に現われる値を試験することができる。このコードがマ
イクロ命令ｉに現われると、それは前に実行されたマイ
クロ命令ｉ−１のＯバスの内容を試験する。エントリ・
ポイント論理２１は、ａＪｍｐＡｄｄｒ　　（０）　ヒ
ツトｔｒ、Ｏバスがすべてゼロであるときに「１」であ
りかつさもないときにｒＯＪであるビットと交換する。

もう１つの形式の指名は「テスト・イフ・インタラブド
１である。マイクロコードは、周辺制御回路２０からの
ＩＡＣＩ’（インタラブド・アクチブ）信号入力による
指名によって未決の割込みを試験する。これは出力１８
における＃ＪｌｌＥ）Ｃｎｔｌ　−ｒ　１００．１によ
って達成される。この形式は、割込みが合図される場合
にＩＮＴ−０に分岐するＩＡＱ−１で第８ａ図に使用さ
れる。他の指名命令でも同様に、２つの交互アドレスが
存在し、１つ（Ｅｌ）はＩＡＣＴ＝ｒｌＪの場合に分岐
するＩＮＴ−０のマイクロ命令アドレスであり、他（Ｅ
Ｏ）はＩＡＣＴ＝　ｒＯＪの場合に分岐するＩＡＱ−２
のアドレスである。ＩＡＣｒラインは、割込み条件が検
出されるとき、周辺制御回路２０によって主張される。

ＩＡＣＴは、Ｓ’ｒＩＮＴ（ステータス・インタラブド
・イネーブル）が「１」であるときのみ主張される。

割込みは、外部割込み−ＩＮＴ１および−ＩＮＴ３また
は内部タイマ割込みＩｆ’１２から合図される。

もう１つの形式の指名は「グループ指名」である。これ
は第８ａ図のＩＡＱ−２、すなわち判断点８ｍで行われ
るとともに、第８ｂ図および第８Ｃ図のＲＦｔＯＡ−１
の後の判断点８ｑで行われる。オプコードは依然として
ＩＲ内にあるので、もう１つのグループ指名が可能であ
ることに注目されたい。グループ指名は第り表に規定さ
れている。ＩＲレジスタのグループ・フィールドでの指
名は、＃　ＪｕＣｎｔｌフィールド内にｒｌｏＩＪを定
めることによって達成される。ベース・アドレス・フィ
ールドは、マイク０命令の＃　ＪｍｐＡｄｄｒフィ−ル
ドによって定められる。上述のとおり、２４グループが
定められ、すなわち８グループは書式〇、ＩＲ’　（７
）−ｒＯＪで、１６グループは書式１、ＩＲ（７）−ｒ
ＩＪである。グル−プは第り表のように番号が付けられ
る。グループ指名は、＃　ＪＩＩＩＤＡｄｄｒライン２
３の低位ビットをグループ番号の機能と交換することに
よって、グループ・フィールド″ｅ２４通りの指名を実
行する。ＴＲレジスタの高ニブル、すなわちＩＲ（７−
４＞は、１ビットだけシフトされる次のアドレスの低ニ
ブルに置かれる。次のアドレスの低位ビットはＩＲ（３
）またはＮＯＴ　　ＩＲ（７）である。温式ｒＯＪ命令
では、ＮＯＴ　　ＩＲ（７）−ｒＩＪであり、次のアド
レスのＯビットは必ず「１」に等しい。すなわち、機械
は書式ｒＯＪグループ番号番号へ−ス・アドレスとくグ
ループ”２）＋１との和であるマイクロ・アドレスに飛
び越す。書式％式％ あり、次のアドレスのＯビットはＩＲ（３）に等しい。

すなわち、機械は書式「１」グループ番号用のマイクロ
・アドレス＋２Ｒ（３）に飛び越１１ｊ６グループ指名
では、ＣＲＯＭアドレスｒベース・アドレス］、「ベー
ス・アドレス＋２」、「ベース・アドレス＋４コなとは
他のマイクロ命令に使用され、唯一の代替ＣＲＯＭアド
レスは２４通りのグループ指名の後で使用される。第８
表および第０表ならびに第８図のマイクロ命令セットの
例は、命令がＩＲにロードされてからＩＡＱ−２でグル
ープ指名を使用する。各「グループ」はアドレス指定モ
ードの１つに相当し、指名後に実行されるマイクロコー
ドはこの命令用の適当なオペランドを取り出す。「機能
」指名が次に行われ、マイクロコードはオペランドによ
り適当なＡＬＵ演算を行うために分岐する。このように
、Ａペランド取出しマイクロ命令は各命令の間で共用さ
れるが、各命令はその命令の機能を果たす自らのマイク
ロコードを備えている。

「テスト・イフ・キャリ」形の指名も利用できる。マイ
クロコードは、ＳｒＣビットで指名を行うことによって
ステータス・レジスタＳＴの桁上げピットの値を試験す
る。これは＃　ＪｍｐＣｎｔｌ　　（２−Ｏ）−ｒｌｌ
ｏＪによって示されている。試験されるピットは、すぐ
前のマイクロ命令、すなわチｔｔＪｆｌｉＤｃｎｔｌ　
　（２−０）　＝１１０ビットを含むマイクロ命令の菌
に実行されるマイクロ命令の実行後のＳｒＣすなわちス
テータス桁上げビットの値である。ＳＴＣビットは＃　
ＪｌｐＡｄｄｒのビット（０〉に置かれ、その結果は次
のマイクロ命令アドレスとして用いられる。ＳＴＣビッ
トが「１」であれば制ｔＩｌは１つのアドレスに移り、
Ｓ　’ｒＣ＝　ｒＯＪであれば１ｌｌｔＥは次の低位ア
ドレスに移る。

もう１つの指名形式は、「テスト・ステータス・レジス
タ」すなわちマクロ・ジャンプである。

ステータス・レジスタの内容は、＃ＪｕＣｎｔｌ　　（
２０＞＝ｒ１１１Ｊを定めることによってこの「マイク
ロ・ジャンプ」で試験される。この指名は、ＩＲ（２−
０）の３ビットによって示されるステータス・レジスタ
の８つの可能な条件を試験する。条件が真であればｒＩ
ＩＩＩｌはベース・アドレス・プラス１に移る。条件が
真でなければ制御はベース・アドレスに移る。マクロ・
ジャンプを試験される条件は第口表に示されている。

ベース・アドレス・フィールドは一様でなければならず
、マイクロ命令の＃　ＪｍｐＡｄｄｒフィールドに入れ
られる。条件試験の結果は、＃　ＪｍＤＡｄｄｒのビッ
トＯに四かれて新しいマイクロ命令アドレスを構成する
。マクロ・ジャンプ指名は第８表および第８図のマイク
ロコードに使用されて、ＲＪｍｐ−３で条件付き分岐命
令を実行し、ＲＪｍＤ−４またはＲＪｍｐ−５を選択す
る。

もう１つの指名形式はリセット操作、すなわち第８ｅ図
のマイクロステートＲＥＳＥＴ−０である。チップ１０
のＲＥ　Ｓ　Ｅ　Ｔピンが主張される（外部からハイに
駆動される）と、周辺ｖｌ　Ｉ’１１回路２０はＣＰＵ
に対してＲ８Ｔ信号を主張する。第１０図のエントリ・
ポイント論理２１は、ただちにトランジスタ２Ｉｎによ
って次のマイクロ命令アドレスを１６進のＦＦすなわち
すべてＯにして、Ｈｌでライン２１ａを接地する。正規
の割込み機能と違って、マイクロコードはＲ８Ｔライン
をボ−ルせず、むしろマイク［１命令が実行される。リ
セットにより実行される第８ｅ図のマイクロ命令ＲＥ　
Ｓ　ａ　１’　−０からＲＥＳＥＴ−３までのシーケン
スは、メモリ（オン・チップＲＯＭ１１）内のアドレス
ＦＦＦＥでサブルーチンのエントリ・ポイント・アドレ
スの取出しを生じるとともにこのサブルーチンに分岐す
る。

マイクロ命令についてのアドレスモード第Ａ表のマイク
ロ命令は、命令の最上位半分ＭＳＨが一番上の行に、最
下位半分ＬＳＨが左側の列に、２進および１６進の形で
記されている第９図の命令マツプにも示されている。す
なわちｒＢＪ、ｒＡＪのアドレス指定モードを持つＡＤ
Ｄ命令のオプコードは２進の０１１０１０００すなわち
１６進の６８であり、このアドレス指定モードはＢレジ
スタすなわちＲＡＭ１２にあるＲ１の内容がへレジスタ
（ＲＡＭにあるＲＯ）の内容に加算され、その和がＡレ
ジスタに書き込まれ、したがって８が出所アドレスであ
りかつ八が行先アドレスであることを意味する。Ｂ、Ａ
アドレス指定モードは、実行に際して最小可能状態を使
用し、またＭＯＶ、ＡＮＤ、ＯＲ，ＸＯＲ。

ＳＵＢ、ＣＭＰなどのようにすべてが０１１０の同じＭ
ＳＨオプコードを持ついくつかの他の命令と共にこれら
の状態の若干を共用する。

ＡＤＤ　　Ｂ、ＡおよびＭＯＶ　　Ｂ、Ａ命令（など〉
は、ＡレジスタとＢレジスタを使用するデュアル°オペ
ランド命令である。シングル・オペランド命令もＡレジ
スタまたはＢレジスタを使用することができ、例えば命
令ＤＥＣＡ（オアコード−１０１１００１０）はＡレジ
スタの減分を意味し、命令ＣＬＲＢ（オフＤ−ド＝１１
０００１０１〉はＢレジスタのクリアを意味する。第９
図の１０１１の列にある命令はＡレジスタで作動り、、
１１−一の列にある命令はＢレジスタで作動しく特に明
記される場合を除く）、これらはシングル・オペランド
命令である。一般に、ＡレジスタまたはＢレジスタ（す
なわちＢ、Ａ＞のアドレス指定モードはわずか５つの機
械状態の実行を要求するに過ぎず、これらの中の３つは
すべてにょつで共用される命令アクイジションである。

レジスタ・ファイルのアドレス指定も大部分の命令に利
用できる。このモードは第９図のＲｎによって識別され
、レジスタ・ファイルＲＦまたはＲＡＭ１２にある１２
８個あるいは２５６明のレジスタの中の１つが出所アド
レスまたは行先アドレスであることを意味する。したが
って命令ｒＡＤＤ　　Ｒｎ、ＲｎＪの場合、オブコード
は出所オペランドおよび行先オペランドに用いられる２
側のレジスタＲｎ、Ｒｎの２個の８ビット・アドレスを
伴う０１００１０００である（第９図）。

すなわちＡＤＤ　　Ｒｎ、Ｒｎ命令には３バイトが必要
とされる。このようなＡＤＤ　　Ｒｎ、Ｒｎ命令を実行
づるために、１０通りの機械状態が使用されるが、出所
および行先取出し状態はＡＮＤ。

ＯＲ％ＭＯＶ、ＳＵＢ、ＣＭＰなどのようにすべて０１
００のＭＳＨオプコードを持つ他のあらゆる同様な命令
と共用される。レジスタ・ファイルの７ドレス指定はＡ
またはＢレジスタのアドレス指定と共に、すべての共通
算術論理命令についてｏｏｏｉおよび００１１オブコー
ドのＭＳ口列で使用される。この場合もまた、シングル
・オペランドＲｎアドレス指定は第９図のＲｎすなわち
１１０１の列の命令に使用される。こうして、ｒＡＤＤ
　　Ｒ１１３，ＡＪはＡレジスタの内容をＲ「またはＲ
ＡＭ１２にある１１３番目のレジスタの内容に加算して
、その和をレジスタＲ１１３に記憶することを意味づる
。ｒＭＯＶ　　Ｒ５、Ｒ７８」はＲ５の内容をＲ７Ｂに
コピーすることを意味する。ｒＤＥｃ　　Ｒ７８ＪはＲ
７８の内容を減分することを意味する。ＡおよびＢレジ
スタはＲＯならびにＲ１としてレジスタ・ファイルにあ
るので、これらはＲｎ、Ｒｎアドレス指定モードに使用
される。

主命令はすべて、第９図の特にｏｏｌｏｌｏｌｏｌ、０
１１１および１０１０のＭＳ口列において「％ｎ」で規
定される即時アドレス指定モードを使用することができ
る。即時アドレス指定は、オペランドとしてのオブコー
ド・バイトを伴うバイトの内容を使用する。すなわち、
ＦＭＯＶ％９８、Ｒ１２３ＪはレジスタＲ１２３の内容
を１６進の数９８と交換することを意味する。このシー
ケンスｔよ３つのバイトを定めることを要求するが、こ
れらのバイトは機械命令固成の「０１１１００１０１０
０１１０００　０１１１１０１１Ｊであり（実際にはＲ
ＯＭ１１でコード化される２進の目的コード）、３バイ
トはブＯグラム・カウンタを増分することによって順次
呼び出されるＲＯＭ１１内の順次アドレスに記憶される
。

周辺ファイルのアドレス指定は、ＰＦアドレスまたはレ
ジスタＰＯ−Ｐ２５５　（１２図から第２ｄ図までを参
照〉の中の１つをオブコードに続く８ビット・フィール
ドとして定める。すなわち、Ｉ１０ポートＡＳＢ、Ｃ，
Ｄ、タイマ２６および１１０ｔｉ１１１１１レジスタ２
５は（操作モード次第で）、ｐｎ記号を含む第９図の３
つの列１０００，１００１、および１０１０にある命令
によってすべて呼び出される。例えば、命令ｒＭＯＶＰ
　　Ａ。

Ｐ２ＪはＡレジスタの内容をＰ２アドレス（タイマ・デ
ータ）にコピーすることを意味する。

第９図に見られるとおり、直接記憶アドレス指定を使用
できる５（２）の命令、すなわちＬ　Ｄ　Ａ　。

ＳＴＡ、ＢＲ，ＣＭＰＡおよびＣＡＩ　Ｌがあり、これ
らの各オフコード１０００１ＸＸＸに続く２個のバイト
はオペランドを含む１６ビット・アドレスを定める。直
接記憶アドレス指定は「ａ目打号＠によって定められ、
したがってｒＬＤＡ　　＠Ｆ４７ＤＪは記憶場所Ｆ４７
Ｄ（１６進）の内容をレジスタ八にコピーすることを意
味し、またＢＲ＠　　Ｆ４７Ｄは場所Ｆ４７Ｄに分岐す
ることを意味する。

もう１つのアドレス指定モードはレジスタ・ファイル間
接であり、直接使用できる同じ５個の命令ＬＤＡ、５−
ｒＡ、ＢＲ，ＣＭＰＡおよびＣＡＬＬはレジスタ・ファ
イル間接アドレス指定を使用することができ、これらは
第９図の１００１列にある。このモードは、レジスタ名
を伴う星印９によって定められる。規定されたレジスタ
は１６ビット・アドレスの最下位の半分を含む。アドレ
スの最上位の半分は次の高位レジスタ内に含まれる。す
なわち、ＳＴＡ”　Ｒ４５は、レジスタＡの内容をアド
レス１６進４３Ｆ８にコピーづることを意味する（この
場合Ｒ４６は４３を、Ｒ４５はＦ８を含む）。

これらの同じ５個の命令ＬＤＡ１ＳＴＡ、ＢＲ。

ＣＭＰＡおよびＣＡＬＬは、オペランドのアドレスが８
レジスタの内容と１６ビット直接アドレスｎとの和であ
る指標付ぎアドレス指定モードを使用することができる
。アドレスｎはＯを先行されかつ（１３）を後に伴うの
で、ＳＴＡ　　＠　　４３Ｆ８　（Ｂ）はへレジスタの
内容を、４３Ｆ８（１６進）の内容に加えられるＢの内
容によって規定される記憶場所にコピーでることを意味
している。これらすべての命令のオブコードは第９図に
見られるように１０１０で始まる。

動作モード 第２ａ図について述べると、第１図のマイクロコンピュ
ータ１０の一時操作モードは、記憶のすべてがＲＯＭ１
１およびＲＡＭ１２の内部に含まれているマイクロコン
ビ１−タ◆モードである。

装置はＲ８？−すなわちリセットによってマイクロコン
ピュータ・モードになるように初ＩＩＪ設定され、すな
わち、Ｉ　／　Ｏｆｌｉ制御レジスタ２５のビット７お
よびビット６にゼロが置かれる。このモードでは、周辺
ファイル間接のわずか９バイトが使用され、残りの２４
７バイトは機能を持たない。周辺レジスタ番号ＰＯ，Ｐ
２など、およびマイクロコンピュータ・モード用周辺フ
ァイル・レジスタの１６進アドレスは第２ａ図に示され
ている。ポートへは入力専用でありポートＢは出力専用
であるが、ポートＣおよびＤは入出力のいずれにも用い
られる。したがってレジスタＰ９およびＰｌｌはポート
ＣならびにポートＤのデータの方向を定めるが、かかる
υ１ｔｌｌｌレジスタは無条件に入出力されるのでポー
トＡおよびポートＢには不要である。ポートＡ、Ｂ、Ｃ
，Ｄデータ・レジスタはバッファ３゜の内部に含まれ、
ＡＬババス７ドレスｏ４．０６．０８および０Ａ（１６
進）ならびにＡロバスのページ・ワンすなわち００００
０００１を用いながらＭＤババスよって呼び出される。

同様に、ＡＩ−アドレス０９およびＯＢはポートＣおよ
びポートＤ用のバッファ３０に含まれる制御レジスタを
呼び出す。ｉ、ＩＩ御レジスタ・ビットにある「Ｏ」は
ポートを入力用にセットし、「１」はポートを出力用に
セットする。使用されない区域にあるＡＬおよびＡＨに
加えられるアドレスは、無意味な結果を作るので、ＲＯ
Ｍ１１のプログラムはもちろんこれらのアドレスを回避
するように書かれている。

第１０ａ図において、マイクロコンピュータ・モードに
ある第１図の装置を使用する８桁表示装［１１１３−１
およびキーボード・マトリックス３１−２を含むシステ
ムが図示されている。

Ｃポート出力は表示Ｖｔ置のセグメントに使用され、Ｂ
ポート出力は表示装置１３−１の数字およびキーボード
・マトリックス１３−２の列を駆動するが、これは例え
ば米国特許第３．９８８，６０４号、第３，９２１．１
４２号、または第４゜１５８．４３１号に示されている
とおりである。

キーボード・マトリックス１３−２の行はＡポート入力
に加えられる。８Ｘ８＝６４個のキー°マトリックスが
可能であるが、通常はそれほど必四ではない。テキサス
・インスツルメンツに譲渡されたヴアン・バベル（Ｖａ
ｎ　Ｂａｖｅｌ　）の特許第４゜１５８．４３１号のマ
イク波オーブン制御器にあるような他のアクチベータお
よびセンサが、入力または出力としてＤポートに接続さ
れることがある。第１３ａ図の装置において表示走査用
のプログラムの一例が利用できる。

第２ｂ図のメモリ・マツプの周辺拡張モードにおいて、
周辺ページ０１００〜０１ＦＦ１すなわち２５６バイト
は、オフ・チップ呼出しに利用される。Ｃポートは多重
８ビット・アドレス／データ・バスとして用いられ、Ｂ
バスの４ビットは第１３ｂ図の装置に示されるとおり制
御ラインＡ　Ｌ　Ａ　Ｔ　０口、Ｒ／Ｗ、ＥＮＡＢＬＥ
およびＣＬＯＣＫ　　ＯＵＴとして使用される。この装
置は主プロセツサとして第１図のマイクロコンピュータ
１０を使用するが、さらに他の２個のプロセッサを使用
している。１つは、テキサス・インスツルメンツに譲渡
されたギュータグ（ＧｔｌｔｔａＯ）らに発行された米
国特許第４，２４３，９８４号に記載されるようなビデ
オ表示プロセッサ１３ｆである。他は、チップ１０を標
準のＩＥＥＥ’４８８バス１３ｈとインターフェースさ
せる汎用インターフェース・バス・アダプタ・チップ１
３０である。デツプ１０はＣポートに８ビット・アドレ
スを作るが、このアドレスはポートＢ４のアドレス・ラ
ッチ信号Ａ　Ｌ　Ａ　Ｔ　Ｃ１４によって８ビット・ラ
ッチ１３ｉにラッチされ、次にそのアドレスはポートＢ
６のイネ−グル信号がアクチブになるときデツプ１３ｆ
および１３０用のアドレス・バス１３ｊに利用される。

チップ１３ｆおよび１３ｏは、ポートＢ７のクロック出
力によってチップ１０と共にＩ’＋’ｊ１期される。次
にポートＣは、ポートＢ５の読出し／書込み制御信号Ｒ
／Ｗ次第で、チップ１０およびチップ１３ｆならびにチ
ップ１３９に出入りするデータに使用される。こうして
、チップ１３ｆおよび１３ｑはバスＡＬおよびＡ　Ｈに
現われるアドレス０１０８，０１０９ならびにＯ１〇八
〜０１　ＦＦに応答するように作られている。

第１図のＡロバスはもちろん、オフ・チップ呼出しのた
めに、このモードで０１を含む。この周辺拡張モードで
Ａポートは入力として、またＤポートは入力または出力
として働くので、他の機能はチップ１３ｆおよび１３ｑ
を呼び出すＢポートから別に実行される。例えば、第１
０ａ図のようなアクチュエータおよびセンサ、またはキ
ーボード・マトリックスもここに使用される。

第２Ｃ図および第１０Ｃ図の完全拡張モードは、第１０
ｂ図のようにポートＣに８ビット・アドレス出力を与え
るとともに、例えばメモリ・チップ１３０をアドレス指
定するＤポートの別のアドレス・バイトを°ｂ与える。

完全拡張モードはオフチップ・アドレス箱間の完全な６
４Ｋ　（２バイト−ＣポートおよびＤポート）を与え、
アドレス０１０８〜ＥＦＦＦがオフチップ呼出しに利用
できる。

上記のとおり、アドレス０１０６でポートＢは記憶制御
およびクロック動作をビットＢ４、Ｂ５、Ｂ６、Ｂ７に
与える。メモリ・チップ１３には例えば３２にデバイス
であることができ、Ｃポートからの下位バイト・アドレ
スは１３１でラッチされる一方、高位バイトはライン１
３ｍによりチップ１３ｋに直接進む。Ｃポートに進むデ
ータ・バス１３ｎはチップ１３ｆ、１３ｑおよび１３ｋ
によって共用される。すなわち第１０ｃ図の装置は第１
０ｂ図の装置に比べて多大のプログラム能力を備えてい
るが、Ｄポートは他のＩｌｏには利用できない。しかし
キーボード・マトリックス１３−２はＢポートの残りの
４ビット（アドレス０１０６、すなわちビット０−３〉
およびＡポートに図示のとおり接続される。

第２ｄ図のマイクロプロセッサ・モードは第１図のチッ
プ１０を８ビット・マイクロプロセッサとして作動させ
、０１０８〜Ｆ　Ｆ　Ｆ　Ｆの範囲にあるすべてのアド
レスはオフ・チップ呼出しに利用できる。このモードは
プログラム記憶用のオン・チップＲＯＭがないほかは、
第２Ｃ図および第１３Ｃ図の完全拡張モードと同じ働き
をする。実際にはチップはＲＯＭ１１を含むが、それは
使用されないので、デバイスに組み込まれるＲＯＭ］−
ドが正しくなければ、チップはこのモードにおいてマイ
クロコンピュータではなくマイクロプロセッサとして使
用され、その場合アドレスＦＯＯＯ〜ＦＦｌ−Ｆは外部
記憶場所として処理される。第１３Ｃ図の装置はマイク
ロプロセッサ中モードでチップ１０を使用することがあ
り、その場合メモリ・チップ１３には３２にではなく６
４にとなる。

第２ｅ図のシステム・エミュレータ・モードは、新しい
ＲＯＭＩＩプログラムの開発を容易にする。

すべてのオン・チップＲＯＭおよび周辺ファイルＰＦは
、すべてのアドレス０１００〜ＦＦＦＦがオフ・チップ
の場所を呼び出すように使用禁止される。このモードは
、開発者に第１３ｄ図の暫定外部メモリ・チップ１３ｑ
および論理１３ｒによって所望のオン・チップＲＯＭ１
１コード、Ｉｌｏならびに割込み構造をエミュレータさ
せることにより、新しいシステムの安価な１Ｊｔ１発を
与える。

システム・エミュレータ・モードは、ＭＣビンが高電圧
源（トコ２■〉に結合されるときに使用可能にされる。

メモリ・インターフェースは、周辺ファイルＰＦおよび
ビン出力を除き、第２ｄ図および第１０Ｃ図のマイクロ
プロセッサ・モードと全く同様に作動する。ＣおよびＤ
ポートは第１０Ｃ図のようなアドレスならびにデータ用
であるが、Ａポートは使用されない（それはエミュレー
トされたオフ・チップであるので、例えば第１３ＣＩｉ
Ｘｌのキーボードは論理１３ｒに接続される）。

ビンＢ３は割込み向定応答ラインであり、ビン８４〜８
７４よ前のように使用され、かつビンＢＯ〜Ｂ２は使用
されない（エミュレートされたオフ・チップ）エミュレ
ータ・モードにおけるチップのｃｐｕ１３は、ちょうど
オン・チップＲＯＭおよびＰＦが使用されているように
働くが、バスＡ口’　、ＡＬ’　で主張されるアドレス
はオフ・チップ呼出しである。

メモリ制御 メモリ制ｔＩＩ論理の機能は、すべての周辺およびすべ
てのメモリ拡張モードのアドレス指定とタイミングを制
御することである。メモリ制御回路は、メモリ制御ブロ
ック２８およびグループ・デコード・ブロック２７に含
まれる回路によって構成されている。グループ・デコー
ド回路２７は、１）内部周辺がちしあればそのどれがア
ドレス指定されているかくすなわちＲＡＭ１２、ＲＯＭ
１１．１ＮＴＥＲＲＵＰｒ　、　ＴＩＭＥＲ、ＰＯＲＴ
Ｓ　Ａ、　Ｂ　ＳＣ，またはＤ）を決定するためにアド
レス・ライン１３ｍおよびＡＬ’　をデコードすること
により、また２）その周辺が外部にある場合、プロセッ
サがいま置かれている拡張モードを決定するために上記
ライン式口′およびＡＬ’をデコードすることによって
、すべてのアドレス指定を処理する。この回路のグルー
プ・デコード２７の出力はどの周辺がアドレス指定され
ているかを識別する。第１１ａ図はアドレス指定′およ
びＡＬ’　ならびに内部周辺を規定するために用いられ
るグループ・デコード回路２７の他の入力のデコーディ
ングを示す。グループ・デコーダ２７は第１１ａ図の回
路実施例である。グループ・デコード回路２７は、アド
レス・バスへト（′およびＡＬ’、割込み論理回路２９
からの信号ＭＭＤＯＳＭＭＤｌ　、ＥＭならびにＭＰ。

およびＣＰＵ１３からの＃ＭＥＭにインターフェース接
続するプログラム可能論理アレイを含む。

グループ・デコード回路２７の出力は、内部周辺の選択
された１つを機械状態の間に呼び出させる信号である。

マイク［１命令語から得られるマイクロ命令ｉｉｔｔｍ
ビットｉよメモリ動作を表わす。第１６ａ図において、
ＭＥＭは呼び出すべき内部周辺のどれについてもローす
なわちアクチブでなければならないことに注目されたい
。ＥＭおよびＭＰは割込み論理回路から導かれる。ＥＭ
はエミュレータ・モードを規定し、ＭＰはマイク［１プ
ロセツサ・モードを規定する。ＭＭＤＯおよびＭＭＤ１
昧、内部プログラム可能なメモリ・モード・ビット（レ
ジスタ２５のビット６．７）であり、現在のメモリ拡張
モードを定める。第１１ｂ図は、外部メモリ・コンフィ
ギュレーシコン・ビンＭＣによって定められる５つのメ
モリ拡張モードと、υ制御レジスタ２５にある２個の内
部プログラム可能メモリ・モード・ビットＭＭＤ１およ
びＭＭＤとを表わす。

１又７ａ　％　［ＤＪ亘 マイクロブロセッナ・システムは２個の外部割込み信号
ＩＮＴ−ｌおよびＩ　Ｎ　’ｒ　−３，１個の内部タイ
マ割込み信号ＩＮＴ−２、ならびにリセット信号ＲＳ　
’Ｉ’を受信する能力を備えている。割込み信号が割込
み論理２９によって受信されると、周辺バートークエア
２０はＣＰＬＪ１３に対する制御ラインに現われるＩＡ
ＣＴ信号を主張する。次にＣＰＬＪ　１３は、周辺制御
ハード１クエア２０によってメモリ・データ・バスＭＤ
に供給された割込みベクトルを読み出して、どの割込み
が生じたかを表示する。割込みベクトルの跣出しは、第
４図のタイミング図に示されるとおり２サイクルを要す
る。第４図で注目すべきことは、＃ＭＥＭおよび＃ＷＲ
がいずれも割込みベクトル読出しの両サイクル中に〇−
でなければならないことである。長いメモリ読出しのよ
うに、ベクトルは第４図に見られるような第２マイクロ
命令サイクルが終るまでは利用できない。各割込みのた
めに周辺回路２Ｏによって供給されるベクトルの値は第
１２ａ図に示されている。周辺＆ＩＪＩ１１回路２０に
よって供給されるトラップ・ベクトルと、割込みサブル
ーチン・エントリ・ポイントのアドレスが記憶されるト
ラップ・ベクトル・アドレスとの間に差がある。

周辺に１１路２０によって供給されるトラップ・ベクト
ルは、プロセッサの第Ａ表の命令セットのｒ　Ｔ　ＲＡ
　Ｐ　ｎ　Ｊオプコードと同じである。割込み処理ルー
チン、すなわちサービス・ルーチンを呼び出すために、
マイクロコードは供給されるベクトル〈第１２ａ図）か
らトラップ・ベクトル・アドレスを発生させるとともに
、割込み処理サブルーチンの７ドレスを１！ｌるために
その場所でメモリ１１を読み出されなければならない。

第７ｅ図のステータス・レジスタＳＴにある割込み可能
フラグ５ＴＩＮＴがセットされる場合のみ、割込みが認
められる。フラグがクリアされていると、割込みは認め
られない。各割込みは第１２ｂ図のＩ１０制御レジスタ
２５において別個に可能にされたり、不可能にされるこ
ともある。■／　Ｏｉｌｌ　ｔｉｌｌレジスタは、第２
図の周辺ファイルＰＦの場所ＰＯにマツプ・インされる
。メモリ拡張モード、個々の割込みマスク、および個々
の割込みセットはこのレジスタ（第１２ｂ図）を通して
、場所ＰｌでＭＤから適当なビットを書き込むことによ
って制御される。割込みソースはアドレスＰ１でＭＰか
ら割込みフラグを読み出し、トランジスタ２５ｂを働か
せて、別個に試験することもできる。割込みフラグ値は
、割込みフラグを読み出すことによって別個に試験され
る。割込みフラグ値は、割込み可能値とは無関係である
。第１２ｂ図は読出しまたは書込み動作用のＩ１０制御
゛レジスタ２５の内容を示す。Ｉ　／　ＯｔＡ　ｔｉｌ
ｌレジスタにある割込みクリア・ビット場所に「１１を
出き込むことは、対応する割込みフラグをクリアする。

割込みフラグは、割込みクリ７・ビットに「０」が書き
込まれる場合は影響を受けない。いったん割込みが認識
されると、ステータス・レジスタＳＴおよびプログラム
・カウンタＰＣＬＳＰＣ口の内容は、データ・スタック
に進められ、それから割込みルーチンの開始アドレスは
第１２ａ図に示されるとおり記憶場所から取り出される
。割込み１可能状態ビットＳＴ［Ｎ−ｒは、割込みが認
識されてから自動リセットされる。それは割込み復帰命
令によって自ｌ］＠帰され、またそれはプログラム制御
によってセットまたはリセットされる。割込みソースは
第１２ｂ図に示されるＩ１０制御レジスタ２５を試験す
ることによって定められる。

割込み１および３は前述のとおり外部発生される。

タイマ割込み、すなわち割込み２は、内部発生されかつ
Ｉ　／　Ｏｌ１ｉ１１１１１レジスタ２５の中でリセッ
トされる。

外部割込み、すなわち割込み１および３は、レベル・ト
リガまたはエツジ・トリガされるように作られる。割込
み１または３の降下エツジで、Ｉ１０制御レジスタ２５
にある相当するフラグ・ビットは、割込み可能ビットの
状態にかかわらずセットされる。割込みはそのとき、割
込み入力がハイに復帰して割込みフラグ・ビットがクリ
アされるまで保たれる。

ネットワークは割込みフラグの入力を割込み可能信号、
セット割込み信号、およびエミュレータ・モード信号と
比較する。割込みが可能な場合、すなわち５ＴＩＮＴが
インアクチブで、特定の割込みフラグ信４がこの使用可
能信号と共にアクチブである場合は、割込みアクチブ信
号は妥当となる。この信号はエントリ・ポイント回路２
１に進むが、この信号のマイクロジャンプは命令アクイ
ジシコンＩＡＱＩ　（第８図〉の第２状態になるまで行
われない。このジャンプはアクチブ割込みフラグまで行
われるので、制御ＲＯＭ１７は後で割込み肖定信号をメ
モリ制ｍ論理内に作らせる。この信号によって、割込み
論理は表われる最も優先度の高い割込みに相当するメモ
リ・データ・バスＭＤにベクトルを置く。同時に、受は
入れられる割込みに相当するエツジ保護ラッチはクリア
される。２つ以上の割込み要求が行われる場合、最高優
先度の割込みが受は入れられて次にクリアされるが、受
は入れられない割込みはクリアされない。

タイマおよび入力から割込み論理回路に入る第２の割込
みが得られる。この割込みフラグの残りの処理は、それ
が割込み２の優先度決定の入力でありかつ使用可能な場
合にＭＤババス割込み２ベクトル°クリア１の割込みサ
ービス・ルーチン用のベクトル・アドレス（１１１１１
１１０）をロードする点で、割込み「１１フラグの処理
に似ている。

割込み３は、割込み「１」の場合に似た割込み３バツド
の入力である。しかし割込み３は二重の目的を持ってい
る。非エミュレータ・モードでは、割込み３はエツジ・
トリガされたりレベル・トリガされるマスク可能な優先
度の低い割込みである。

これは割込み「１」の場合と同様な方法で達成される。

リセット・パッドはリセット信号用の入力である。リセ
ット・ビンが外部主張されると、周辺制御回路２０はＣ
ＰＬＪに対するリセット信号を主張する。エントリ・ポ
イント論理２１は、次のマイクロ命令を１６進のＦＦア
ドレスに即時押しつける。正常な割込み機能と違って、
マイクロコードはＲＳ　Ｔ　５インを成極せず、むしろ
マイクロコードは制御ＲＯＭ１７アドレスすなわち１６
進のＦＦアドレスで、無条件に次のマイクロ命令を実行
させる。すなわち、このアドレスはジャム・セットであ
る。リセットの挿入はＦ記の作用を生じるニハードウェ
アＩ　／　Ｏｕ制御レジスタ２５によって、ビット６−
７、すなわち最上位の２ビット（メモリ・モード制御ビ
ット）は「０」にリセットされ、ポート用のポート・デ
ータ方向レジスタはすべて「１」をロードされ、したが
って二方向Ｉ１０ポートは入力モードにされ、すべての
ステータス・レジスタＳＴのビットはクリアされ、スタ
ップ・ポインタＳＰは「１」の値に初期設定される。こ
れは第８表および第８図のマイクロ命令ＲＳ　Ｔ　−０
からＲ８丁−３までによって行われ、回路は図示のとお
りである。１１０機能にある残りのレジスタは要求され
るリセット・サービス・ルーチンによって初期設定され
なければならない。

リセットは、Ｗｌ識を作るために最低５クロツク・サイ
クルの間リセット・ビンでアクチブに保たれなければな
らない。それが除去されると、リセット機能は初期設定
される。すなわち、リセット入力は外部同期を要求しな
い。モード制６０ＭＣ電圧ら、ＭＣパッドを介して割込
み論理回路に入力される。この電圧は回路に入って、エ
ミュレータ。

モードを示すＥＭ信号を作るハイ電圧入力（すなわち１
２■）を検出する。ＭＣパッドの正常な「１」すなわち
■Ｃｏ＝５■は、ＭＰ信号すなわちマイクロプロセッサ
・モード信号を作る。ＥＭおよびＭＰの両信号は、メモ
リ制御回路２８に送信される。ＥＭ信号はさらに、ポー
トＢ論理に送信される。さらに、エミュレータ・モード
信号は前述のとおり割込み１および割込み３のノラグと
共に侵出される。

レジスタ２５のビット位置７およびビット位置６は、Ｍ
ＭＤＩならびにＭＭＤＯビットの記憶に使用される。ま
た注目すべきことは、読み書きの操作がＭＭＩ）１また
はＭＭＤＯで行われることである。

エミュレータ・モードでは、割込み３は非マスク可能割
込みとなり（使用可能は要求されない）、割込み１は５
ＴＩＴによってのみ可能にされるマスク可能割込みであ
る。

プログラム可能タイマ／カウンタ 第１２０図および第１２ｄ図のプログラム可能タイマ／
イベント・カウンタは、プログラム可能なプリスケール
のりＯツク・ソース゛を持つ８ビット２進カウンタであ
る。プログラム可能タイマ／イベント・カウンタを構成
する基本素子は、１）出力Ｏ／８が８で除算される内部
入力２６ｉである固定８連除算擬似ランダム・シフト・
カウンタ２６　：　２）Ｐ　３でタイマ１ｉｉｌｌｔｌ
ｌレジスタの部分として第２ａ図のメモリ・マツプにあ
る５ビットのプリスケーラ２６ａ　（２進のデクレメン
タ）、（ラッチ２６ａ’　　；２６ａ’のこれら５ビッ
トは１込み専用である）；３）５ビットの制御ラッチ（
＠込み専用）２６ａ−１；５）８ビットのタイマ・ラッ
チ２６ｂ：および６）８ビットのキャプチャ・ランチ２
６Ｃである。

タイマ用の２つの呼出し可能場所Ｐ２およびＰ３（第２
図）は、第１２ｄ図に見られるように、読出しと書込み
では違った働きをする。場所Ｐ２、すなわち「タイマ・
データ」は８ビットの書込み専１１１ランチ・レジスタ
２６ｂ−１と８ビットの読出し専用レジスタ２６ｂ−２
とを含む。読出し操作の際、場所Ｐ２は瞬時カウント・
ダウン値を含むことに注意されたい。第１２ｄ図は場所
Ｐ３における制御レジスタを示す。ここで、書込みの場
合は、ビット位置７は「カウンタ起動」指令位置Ｃある
。ビット位置７に書き込まれる「１」はタイマを即時起
動させる。第１２ｄ図のビット位置６はタイマ・ソース
を表わす。ビット位置６の「１」は内部発生のＰＨ１／
８（８で除算される内部クロック周波数）クロックを選
択し、「Ｏ」はへポートにおいてビット位置７から得ら
れる外部クロック・ソースを選択する。ｉｉｔｔｍレジ
スタ２６ｂのビット位ｌｆｆ４−０．すなわち場所「）
３は、＋４込み操作用のプリスケーラ２６ａラツチ値を
含む。読出し操作の場合は、第１２ｄ図のタイマυ制御
レジスタの全８ビットはキャプチャ・ラッチ値を含む。

第１２ｄ図はタイマ・データ・レジスタ２５ イマ値が読み出されることに注意されたい。しかし書込
みモードでは、書き込まれるデータは現在のラッチ値を
定める。Ｏ〜２５５の任意な数がタイマ・ラッチに書き
込まれる。同様に、ブリスケール・ラッチはＯ〜３１の
任意な数をロードされる。すなわち、デバイスは２５６
ｘ３２＝８１９２までの任意な数をカウントすることが
できる。

タイマ・ソース・ビット位置６および起動／停止ビット
位置７は、プリスケーラ２６ａをロードするときにも再
ロードされる。起動／停止ビットがｒＯＪに等しいかぎ
り、プリスケーラもタイマも減分されず、したがってタ
イマは停止される。

「１］が起動／停止ビット位置に泪き込まれると必ず（
それが前に「０」であったり「１」であったことにかか
わらず）、次のようなことが起こる。

すなわち、５ビットのプリスケーラ・ラッチ・レジスタ
２６ａ−１（それは起動／停止ビット位置と共にロード
された）は、プリスケーラ値レジスタ２５ａに転送され
る。プリスケーラ用の値レジスタ２６　Ｑ　Ｊ５よびタ
イマ用の（直レジスタ２６はいずれも、実際の減分を行
うレジスタである。ラッチ、すなわちキャプチャ・レジ
スタ２６ａ−１および２６ｂは減分しない。タイマ・ラ
ッチ・レジスタ２６ｂＧよ起動とＪＩｊ１時にタイマ値
レジスタ２６にもロードされる。８連除算論理（０／８
）の値はその最初の状態にリセットされる。減分クロッ
クはプリスケーラ２６ａおよびタイマ値レジスタ２６の
両方に入力するが、そのときこれらは使用可能にされる
。タイマは内部モードでも外部モードでも、５ビットの
２進カウンタ２６ａによってブリスケールされる。ブリ
スケール値は、第１２ｄ図のタイマ制御レジスタＰ３の
最下位５ビットによって定められる。実際のブリスケー
ル値はタイマ制御レジスタのブリスケール・ラッチ値２
６ａ−１に１を加えたものに等しい。すなわち、タイマ
制御レジスタの１６進の８８の値（すなわち起動−１、
ソース−Ｏ，ブリスケール−８）は、プリスケーラ２６
ａからのＰＨ１／７２クロツク出力を生じる。プリスケ
ーラ・クロックは次にカウンタ２６を減分するために入
力２６１で使用される。Ｉ　／　Ｏ１ｌｉｌｌ　ｍレジ
スタ２５にある割込み２フラグは、カウンタ（＃２６が
Ｏ値を過ぎて減分する度びにセットされる。ブリセレク
タ２６ａは０ＯＯＯを過ぎてカウント・ダウンし、その
時点でタイマ値レジスタ２６は２６ｉを介して１力ウン
ト減分され、プリスケーラ値レジスタ２６ａは、プリス
ケーラのラッチ・レジスタ２６ａ−１の内容を再ロード
される。タイマ２６はそれが１６進の００を過ぎて力「
クントするまでこの形で減分し続け、その時点でタイマ
／割込みフラグ（割込み２フラグ）は１１０１１１ｍレ
ジスタ２５の中で「１」にセットされ、タイマ値レジス
タ２６は再び完全な時間周期を始めながらタイマ・ラッ
チ・レジスタ２６ｂから再ロードされる。カウントダウ
ン周期中の任意な時間に、タイマ制御レジスタのビット
７が「１」からｒＯＪに変わると、タイマは停止して減
分が止まる。タイマが起動するとくタイマ制御レジスタ
Ｐ３のビット位置が「１」になると）、プリスケーラお
よびタイマ値レジスタ２６ａ、２Ｂは完全ラッチ内容２
６ａ−１，２６ｂを再［Ｉ−ドされ、システムは再び正
常にカウントし始める。タイマを進行中に停止させてそ
れが停止した場所から時間を再開させる方法がないこと
に注意されたい。

タイマがイベント・カウンタ・モードにあるときくタイ
マ制御レジスタのビット位置６−１のとき・）、カウン
タはＩ１０ポートへのビット位置７が減クロック・ソー
スであることを除き上述のような働きをする。ポートＡ
のビット７による正エツジ・トランジションはカウント
・チェーンを減分する。ポートＡのビット７は、「０」
の開始偵をプリスケーラ２６ａ−１およびタイマ・ラッ
チ２６ｂの両方にＯ−ドすることによって正のエツジ・
トリガ割込みとして鋤き得ることに注意されたい。この
タイマ・モードは、外部クロックがポートＡのビン７に
入力される場合、外部クロックのリアル・タイム・クロ
ックとしても使用される。

最大パルス周波数は、イベント・カウンタ・モードでポ
ートへのビット７である場合、１口【／８より大きくて
はならない。

このタイマのもう１つの特徴はキャプチャ・ラッチ２６
ｃであるこのレジスタ２６ｃは、割込みがアクチノであ
るとき必ずタイマ値レジスタ２６からロードされる。割
込み３の降下エツジで、タイマ値はキャプチャ・ラッチ
にロードされる。読出しの場合、タイマ制御レジスタＰ
３はキャプチャ・ラッチ２６ｃの値を含む。このキャプ
チャ・ラッチの特徴は、外部イベントが内部イベントに
関して生じたときを定める能力を与え、パルス幅測定に
即想的に適している。割込みが望ましくない場合は、割
込みは割込み可能ビットによって全面的に不能にされた
り、割込み３用の個々の使用可能ビットが不能にされる
ことに注意されたい。

タイマが与えられたカウントＮ（またはＮによる除ｔ３
）について「０」を越えて減分した後でのみ割込み２フ
ラグが上げられるので、Ｎ−１の値はラッチ・レジスタ
（グリスケーラ２６ａ−１またはタイマ２６ｂ）にロー
ドされなければならない。

いま第１２０図から、Ｐ）−１１／８を作る８連除算回
路は、第４図の内部クロック（１１フエーズ）でり」１
ツクされる擬似ランダム・シフト・カウンタである。出
力信号０／８は、８つの内部クロック・フェーズが生じ
てからアクチブになる。Ｏ／８を作る回路８５１では、
開始信号はアクチブでな（Ｊればならない。クロック入
力の他のソースはｒＥｃｃＪ入力で表わされる外部クロ
ックである。

複合ゲート回路は、これら２つのクロック・ソースＯ／
８またはＥＣＣのどちらがタイマ回路用の１個のクロッ
ク・ソースであるかを決定する。これはタイマ制御レジ
スタＰ３からのｒＭおよびＴＭ倍信号調査することによ
って行われる。

タイマ制御レジスタのビット６が「２」であるならば、
ポートＡの第７ビットから得られる外部クロック・ソー
スＥＣが使用され、さもなければ信号０／８がクロック
・ソースとして使用される。

入出力ポート プロセッサ・システムには８ビット入出力（Ｉｌｏ）ポ
ート、Ａ、Ｂ、Ｃ１およびＤが含まれている。これらの
Ｉ１０ポートは、異なる各プロセッサ・モード、すなわ
ちシングル・チップ・モード、周辺拡大モード、完全拡
大モード、マイクロプロセッサ・モード、およびエミュ
レータ・モードなど第２図および第１０図について説明
されたようなモードについて頁構成される。初期設定の
際のＩ１０構成は、４つの外部Ｉ１０ポートによってシ
ングル・チップ・モードにリセットされる。

Ｉ１０制御レジスタにある２種の最上位のビットはシン
グル・チップ・モードを選択するためにｒＯＪでなけれ
ばならないが、これらのビットはリセットの間に自動的
にクリアされる。シングル・チップ・モードでは、第２
ａ図および第１図に示されるとおり４個の８ビットＩ１
０ポートが存在する。すべての４ポートは、ＭＤババス
接続される周辺ファイルＰＦ、アドレス０１ＸＸに置か
れ、したがって第Ａ表のＩ１０操作命令により有効に操
作される。いま第１図から、ポートＡはハイ・インピー
ダンス入力を持つ入力８ビット・ポートである。ポート
ロは８ビット出力専用ポートである。ポートロが読み出
されているとき、Ｉ１０ビンにおける値が読み出されて
いる。ポートＣａ３よびポートロは８ビット両方向竹デ
ータ・ポートであり、この場合台ビットは別個に入力さ
れたり出力されるようにプログラムされる。各両方向性
ポートと、Ｐ８またはＰｌｏのようなデータ・レジスタ
およびＰ９またはＰｌｌのようなデータ方向性レジスタ
とが組み合わされる。各１１０ビット・ランイは、出力
すべきこれらのラインのために対応するデータ方向レジ
スタに「１１をセットすることによって入力であったり
出力であるようにプログラムすることができる。データ
方向のビットにあるｒＯＪは、対応するＩ１０ラインを
ハイ・インピーダンス入力にさせる。データ方レジスタ
Ｐ４、Ｐ６、Ｐ８、ＰｌｏはＩ１０ラインの読み出しお
よび書込みに使用される。データ・レジスタ内の「１」
は、それが出力としてプログラムされるならば、Ｉ１０
ラインにハイを生じると思われる。

プロセッサが周辺拡大モードにあるとき、Ｉ１０ポート
ＣおよびＩ１０ポートＢのビット４−７はメモリ拡大の
ために使用される。ポートＡ、ポートロ、およびポート
ロのビットＯ−３は影響を受けない。特にポートＣのビ
ットＯ−７およびポートロのビット４−７は、外部メモ
リ・インターフェース用に使われる。ポートＣのビット
Ｏ−７のＩ１０ラインは第１０ａ図に示されるとおり多
重アドレス／データを通すのに用いられる。ポートロの
ビット４−７の出力ラインは、第１０ａ図に示されると
おりメモリ・インターフェース・タイミングおよび制御
用に使われる。周辺拡大モードのメモリ・マツプは第２
ｂ図に示されている。

完全拡大メモリ・モードでは、Ｉ１０ポートＣ１ポート
１〕およびポートロのビット４−７はメモリ拡大に使用
される。ポートＡおよびポートロのビットＯ−３は影響
を受けない。Ｉ１０ポートＣのビット０−７、ポートロ
のビットＯ−７、およびポートロのビット４−７は外部
メモリ・インターフェースに使用される。Ｉ１０ポート
ＤのビットＱ−７は、１６ビット・アドレスの最上位バ
イトを通すのに用いられる。Ｉ１０ポートＣのビット０
−７は、第１０ｂ図に示されるとおり最下位パイ１〜多
重アドレスおよびデータを通すのに用いられる。ポート
Ｂのビット４−７用の出力ラインは、メモリ・インター
フェースのタイミングおよび制御に用いられる。完全拡
大モードのメモリ・マツプは第２Ｃ図に示されている。

マイクロプロセッサす・モード用のＩ１０構成は、完全
拡大モード用のＩ１０構成と同じである。

ＭＣビンが■。０に結合されると、プロセッサはマイク
ロブ［１セツサ・モードに四かれる。マイクロプロセッ
サ・モードは完全拡大モードと同じであるが、ただし内
部オン・チップＲＯＭ１１は不能にされて第２ｄ図のメ
モリ・マツプから取り除かれる。訂正されたメモリ・マ
ツプが第２ｄ図に示されている。

エミュレータ・モードはＭＣビンがハイ電圧源（＋１２
Ｖ）に結合されると使用可能にされる。

エミュレータ・モードでは、すべてのオン・ブツブＩ１
０およびＲＯＭは不能にされて第２ｅ図に示されるとお
りメモリ・マツプから取り除かれる。

エミュレータ・メモリ拡大インターフェースは、メモリ
・マツプおよびビン出力を除き、マイクロプロセッサ・
モードのメモリ・マツプ・インターフェースと同じ働き
をする。特にエミュレータ・モードでは、すべての内部
周辺ファイル（ポートＡ、［３，Ｃ，Ｄ、タイマ、Ｉ１
０制御レジスタ、ＲＯＭ＞は不能にされる。ポートＢの
ビット７−４は外部制御出力となる。ポートＢのビット
３はＩ　Ｎ　１−　Ａ　、すなわち外部割込み肯定用の
出力として役立つ。ポートＣおよびポートＤは、マイク
ロブｏ　ヒッサ・モードまたは完全拡大モードの場合と
同様に構成される。エミュレータ・モードは、マスク可
能またはマスク不能のいずれでも最大１２８個の割込み
を支持することができる。割込み肯定ＩＮＴＡラインが
ローになると、外部１１０回路はデータ・バスに適当な
割込みベクトルを置かなければならない。割込みベクト
ルの転送は、他のメモリ制御信号に無関係である。割込
みベクトルは、割込みサービス・ルーチンのエントリ・
ポイントの下位ビットを含むメモリ・アドレスの下位ビ
ットを構成するために用いられる。エントリ・ポイント
のベクトルは、アドレス・ビットを得るために２倍され
る。１６進のＦＦは、エントリ・ポイント・アドレスの
最下位ビットを含むメモリ・アドレスの高位バイトであ
る。エントリ中ポイント・アドレスの最下位ビットは、
最上位ビットの隣りに記憶される。割込みベクトル値が
トラップ・オブコードと同等であることに注意されたい
。すなわち割込み２に相当する割込みベクトルは、前記
のような１６進のＦＤである。

１１０ポートＡはシングル・チップ・モード、部分拡大
モード、完全拡大モード、およびマイクロプロセッサ・
モードでは入力ポートとして働く。

エミュレータ・モードでは、ポートＡはｔｒＪ述のよう
なグループ・デコード回路によって不能にされる。

いま第１３ａ図から、情報の７ビットが「Ａポート」の
７パツド（ビット６−Ｏ）から得られる。

実際には、第１３ａ図に示されるものと同じ各ビット用
のパッドおよび回路の別なラインが存在する。これらの
７ビットで、信号は標準の入力保護回路に、Ｈ１２によ
りりＯツクされるデバイス２１１に、またグループ・デ
コード回路２７に作られたＡポート使用可能ｆｉ　＠Ｇ
　Ａから付勢されるデュアル・インバータ２１０および
デバイス２１１に送信される。Ａポート使用可能ＧＡ信
号は口２によってデバイス２１４を通してクロックされ
るとともに、インバータ２１５を経てＨ４によりクロッ
クされるドライバ２１６に送信されることに注意された
い。Ａポートのビット７は、ピットＯ−６と異なり、２
つの目的を果たす。第１の目的は単にビットＯ−６と全
く同じ情報入力の第８ビットであり、したがって同様な
回路に送信され、口２によってゲートされ、インバータ
２１２を経て送信され、そしてＡポートのビット６−０
の場合のようにグループ・デコード回路からのＡポート
使用可能信号ＧＡによって制御される。さらにビット７
は、タイマ回路に送信されるイベント◆カウンタ入力（
ＦＣＣ）として使用される。この［４的で、Ａ７からの
イベント・カラン９１５号はインバータ２１７を経て送
信され、さらに口１およびＨ２によって回路２１８にク
ロックされるが、これはＨ４によってそれがＮＯＲゲー
ト回路２１９からタイマへ［ＥＣＣとしてざらにクロッ
クされる前にインベントの発生をラッチする。

シングル・チップ・モードでは、Ｉ１０ポート８は８ビ
ット出力ポートとして動く。部分拡大モード、完全拡大
モード、およびマイクロプロセッサ・モードでは、ポー
トＢの４ビットは外部メモリ制御信号（ＣＬＯＣＫＯＬ
ＪＩ−、ヒＮＡｌ３ＬＥ。

ＲＤ／ＷＲおよびＡＬＡＴＣ口）である。エミュレータ
・モードでは、ポートＢのビット７−４は前のような外
部メモリ制御信号であるが、ビット３はＩ　ＮＴＡすな
わち外部割込み肯定ライン用の出力として働く。これら
のモード（エミュレータ・モードを除くすべてのモード
）では、４ビットは外部メモリυｌ＠に使用され、他の
４ビットは使用されない。もし８ビット出力ポートをエ
ミュレートしたいならば、外部で作られる４ビットと組
み合わせてポートＢの使用されない４ビットをユーザー
に利用させる回路が含まれる（第１０ｂ図または第１０
ｃ図参照）。ポートＢから出力するために、ポートＢの
アドレスはポートＣ（モード次第でポートＣおよびポー
トＤ）に出力され、外部ハードウェアはメモリ・ｆ−タ
・バスのビット０−３をポートＢのビット３−０ラツチ
に買ぎかつポート１３バツドの上に置く。ハードウェア
はさらに、ポートＣをメモリ・データ・バスのビット７
−４からポートの外部４ビットに出力させる。

メモリ・データ型バスのビット０−３は、ポートＣから
も出力されるが、内部Ｂポートの４ビットが使用される
場合は外部で使用されない。ポートＢのデータ出力しラ
ンチ・データであり、したがって読み出すことができる
点に注意されたい。ポートＢを読み出すために、ポート
ロアドレスはポートＣに送り出され、ハードウェアは外
部ポートＢのビット３−０またはそれらのデータ・ラッ
チ内容のみをメモリ・バスに読み出させ、またポートＣ
のビット７−４のみを外部ポートＢからメモリ・データ
・バスに読み出させる。

いま第１３ｂ図から、Ｂポートのビット７−４用のパッ
ドが示されており、組み合わされる回路は各個のビット
・パッドについて同じである。相違は回路構造２２１に
ついてである。４つの制御ラインの１つは、ビット位置
により回路構造２２１にあるＮＡＮＤゲートに入力され
る。ビット７入力はクロックすなわちフエーズロ３であ
り、ピッ１６入力ｔよ使用可能ラインであり、ビット６
入力は読出し／書込み信号（ＢＷＲＢ）であり、ビット
入力はＡＬＡＹＣ口信号で面信号ＭＤのビット７は、Ｂ
ＷＲＨ４によってりｎツクされるポートＢｉｌ込み信号
によりデバイス２２４を経てクロックされる。このライ
ンは次に、ラップをクリアするリセット信号（ＲＥＳＥ
ｒ）をら含む回路２２０に前述のとおり送られ、さらに
それがシングル・チップ・モードの信号ラインＳＣＲお
よびそれぞれの制御ラインと組み合わされる複合ゲート
２２１に送られ、またデバイス２２２を経てそれぞれの
ビット用のパッドに送られる。また、入力はこのビット
・パッドから標準入力保護回路を介し、口２およびイン
バータによりクロックされるデバイスを介し、さらにシ
ングル・チップ・モード・ラインからも入力を受けるＮ
ＯＲゲートを介して得られる。この入力はさらに図示の
とおりメモリ・バスに読み出される。

ビット３はメモリ・データ・バス・ラインｒＭＤ３Ｊか
らゲート・デバイス２２６を介して発生するが、このデ
バイス２２６は第１３ｂ図の下の回路から、口２によっ
て出力をゲートしたりリセット操作の間ゲートを入力モ
ードに変えたりする１」的を果たす。出力モードでは、
信号はさらにゲート回路２２７に送られるが、この回路
２２７はエミュレータ・七−ドの間、割込み肯定信号と
してかつエミュレータ・モード信＠ＥＭとしても使用さ
れるＩＮＴＡＸ信号から入力を受ける。

Ｂ３はエミュレータ・モードでこの外部肯定の目的を果
たすので、この複合ゲート２２７からの出力は次にデバ
イス２２８を介してビット３パッドに送られる。ビット
３バツドからの入力はインバータを介して口２によりク
ロックされる入力保護ト１１路に送られ、さらにエミュ
レータ・モードの間に入力ラインを不能にするようにエ
ミユレータ・モードからの入力を受けるＮＯＲゲート２
２９に送られる。データ・バスのビット２−０は、以下
に含まれる回路からＢＷＲ）−１４によってゲートされ
るゲーティング・デバイス２３０に至る入力であり、ま
たそれぞれのパッドに出力をクロックするとともにリセ
ット条件の間にポートを入力にリセットする回路２３１
に至る入力である。出力モード中の出力信号は次に、デ
バイス２３２を介してそれぞれのパッドに送られる。そ
れぞれのパッドからの入力は前述のとおり入力保護回路
に送られ、また２個のインバータを介してＨ２によって
ビット２０用のメモリ・データ・バス・ラインＭＤ　（
２−０）にゲートされ、さらにＢＲＤ口４によってクロ
ックされる。ＳＣＲはＳＣのＯＲでありかつ割込み論理
回路からのリセット信号であることに注意されたい。Ｇ
　１３およびＬＮＧＷＲＧよメモリ制御回路からの８ポ
ート可能ラインおよび読出し／書込みラインである。Ｑ
Ｂは口２によってクロックされかつＬＮＧＷＲと共にＮ
ＯＲゲート２３３の入力であり、これは次にＨ４によっ
てクロックされるデバイス２３５を介して送られ、出力
すなわち書込み信ＱＢＷＲ口４を作る。同様に、ＧＢＩ
’信号は反転されたしＮＧＷＲ信号（ＢＷＲＢ）と共に
ＮＯＲゲート２３４に入る入力であり、次に入力すなわ
ち読出し信号ＢＲＤ口４を作るために日４によってクロ
ックされるデバイス２３６に送られる。

シングル・チップ・モードではポートＣは８ビットＩ１
０ポートであり、１つのアドレスはデータ用、また１つ
のアドレスはポート方向用である。

すなわち、１つのビットを１つのポート方向にセットす
ることによって、ボットＣのそのビットが入力ビットで
あるか出力ビットであるかが定められる。特に、方向ラ
ッチを「１」にセットすると、ポートの相当するビット
位置は出力モードにセットされる。メモリ制御回路から
の信号 ＣＤ　Ａ　Ｔ　Ａ　ＯＵ　１は、ポートＣｋ：長い読出
しまたは書込みサイクルの最初の状態にアドレスを出力
させ、次にもし出力モードにある場合、ポートＣにデー
タ・ラッチの内容をポートＣのビット・ノくラド上に出
力させる。

第１３Ｃ図について説明すると、メモリ・バスからのデ
ータは、デバイス２３７を介してデータ・ラッチ回路２
３８にクロックされる。データ↓よ次に、複合ゲート回
路２３９に送られる。回路２３９は、前述のようなメモ
リ制御回路からのＣＤＡＴＡＯＵＴ信号と共にアドレス
・バスからのアドレス信号ＢΔＤＤ　（７−０）をも受
信することに注意されたい。このデータ（またはアドレ
ス）は次に、ラインＣＤＡＴＡ１３　（７−０）を介し
て、使用可能信号Ｃｌ−１ＩＺをも受けるデバイス２４
０に送られる。（ｉＪ！用可能出力は次に、Ｃｔζ−ト
・パッドに送られる。ＣＨＩＺは方向ラッチを含む回路
から発生する。方向ラッチ入力は、Ｃ０ＷＲ口４によっ
てゲート２４１を介して方向ラッチ回路２４２にクロッ
クされる７−０ラインＭＤ（７−０）のメモリ・バスか
ら発生する。方向ラッチ回路は割込み回路からリセット
信号をも受信することに注意されたい。このリセット信
号は、各ビット用のデータ・ラッチを前述のような入力
モードにリセットする。データ・ラッチの出力はＤＩＲ
Ｃ（７＝０）である。リセット信号も、回路２４２から
Ｄ　ＩＲＣ（７−０）と共に複合回路２４３に入力され
る。複合回路２４３はｐ　’ｒ　ｃ　ｏ　ｕ−ｒおよび
ＳＣをも受信する。ＳＣはシングル・チップ・モード用
の信号であり、またシングル・チップ・モードの間ＰＣ
ＯＵＴは不能にされて、方向ラッチの内容にポート方向
を決定させる。Ｐ丁ｃ　ｏ　ｕ　’ｒは使用可能にされ
て、ポートＣを長い書込みサイクルの両状態における出
力モードおよび長い読出しサイクルの第１状態における
入力モードに置く。ＰＴＣＯＬＪＴはメモリ制御回路か
ら発生する。ポートＣからの入力はそれぞれのビット７
−０に対するパッドの上に発生し、入力保護回路から口
２およびインバータによってクロックされるデバイスを
経て複合ゲート２４４に送られる。入力データＣＰＡＤ
Ｐ　（７−０）は、指向性ラッチ２４２からのＤ　ＩＲ
Ｃ（７−０）と共にゲートされ、またデバイス２４７を
経てＣＥＲ口４によりクロック・インされるメモリ・バ
スＭＯ（７−０）にデバイス２４６を通して読み出され
る。またメモリ・データＭＯバスに対する同じラインは
、指向性ラッチ２４２と共にゲートされるポートＣラッ
チ２３８に含まれるデータを書き込むのに用いられる。

これによってユーザは、出力されていたり出力ラッチに
記憶されているデータを読み出すことができる。デバイ
ス２４８および２４９は、妥当外部アドレスが供給され
る場合、長いメモリ読出しサイクルの状態２においてメ
モリ・データ・バスにＣポート・パッドを読み出すため
に任意な非シングル・チップ◆モードで使用される信Ｓ
　Ｅ　Ｘ　Ｔ　ＲＤ　Ｈ４によってクロックされる。し
かし、ポートＢアドレスが供給される場合は、ポートＢ
使用可能信号ＧＢはアクチブであり、ポートＣのビット
３−０をＮＯＲゲート２５０を介してＭＤパスに読み出
させない。これらの４ビットは内部Ｂポートに含まれ、
メモリ・データ・バスＭＯ（３−０）に前述のとおり読
み出される。ＥＸＴＲＤＨ４信号は、ＳＣ、シングル・
デツプ・モード、外部操作を表わすＥＸ　ｒｃ、および
読出し／書込み操作用のＬＮＧＷＲを含むメモリ制御回
路からの入力によって作られる。これらの信号はＮＯＲ
ゲート２５１で組み合わされ、次にデバイス２５２でＨ
４によってクロックされる。ＣＥ　Ｗ　ＲＨ４は、デー
タ用の出力信号であり、メモリ・データ・バスからのデ
ータをポートＣデータ・ラッチ２３８に転送するためデ
バイス２３７をクロックするのに用いられる。この信号
は、シングル・チップ・モードを表わすシングル・チッ
プ信号からの入力、グループ・デ」−ド回路ＧＣからの
ポートＣ使用可能信号からの入力、データ操作を表わす
メモリ制御回路からのＢＡＯｌおよび書込み操作を表わ
すメモリυＩｔ１１回路からのＬＮＧＷＲを受信する複
合ゲート２５３から発生する。ゲート２５３からの信号
は次に、ト１４によってクロックされるデバイス２５４
に送られる。指向性情報すなわち制御情報は、Ｃ０ＷＲ
口４によりクロックされるデバイス２４１を経て指向性
ラッチ２４２に書き込まれる。

Ｃ０ＷＲＨ４は、ＧＣＰの形をしたデコーダ回路からの
入力、このラッチへの書込み操作を示す１３Ａ、および
書込み操作を表わすｌ−Ｎ　Ｇ　Ｗ　Ｒを受信するＮＯ
Ｒゲート２５５から発生する。ゲート２５５からの出力
は口４によってクロックされるデバイス２５６に送られ
る。ＣＥＲＤ口４は、ポートＣからの入力データをデバ
イス２４７を介してメモリ・データ・バスＭＤ　（７−
０）に入力させかつＧＣＰと、８Ａと、読出し操作を表
わす否定されたＬＮＧＷＲであるＢＷＲとから入力を受
信するＮＯＲゲート２５７から発生する信号である。ゲ
ート２５８の出力は次に、口４によってクロックされる
デバイス２５８に送られる。

Ｃ０ＲＤ口４は方向レジスタ２４２の内容をデバイス２
４５を介してメモリ・データ・バスＭＤ（７−０）に入
力するために用いられ、かつＧＣｌＢＡＯおよびＢＷＲ
の入力を受信するＮＯＲゲート２５９から発生する。ゲ
ート２５９の出力は、Ｈ４によってクロックされるデバ
イス２６０に送られる。

シングル・チップ・モードで、ポートＤがポートＣに似
ているのは、それが指向性ラッチと、出力モードの相当
ビットについてラッチにセットされる「１」とを含む両
指向性Ｉ１０ポートだからである。周辺拡大モードでは
、ポートＤはシングル・チップ・モードと同じである。

しかしマイクロプロセッサ・モード、完全拡大モードお
よびエミユレータ・モードでは、ポートＤは８ピツトの
ハイ・アドレス出力として働く。

いま第１３ｄ図から、もしポートＤが出力モードにある
ならば、出力情報はメモリ・データ・バスＭ　Ｉ）のビ
ット（７−０）から得られるとともに、信号ＤＥＷＲ口
４によってりロックされるデバイス２６１に送られる。

この情報はデータ・ラッチ２６２を通って複合ゲート２
６３に送られる。複合ゲート２６３はデータ・バス・ア
ドレス・ラインＢＡＤＤ　（Ｆ−８＞からの入力および
ハイ・アドレス８Ａ［）Ｄ　（Ｆ−８）をポートＤに出
力させるＤＡＤＯＬＪ丁をら、工互ユレータ・モード、
マイクロプロセッサ・モードならびに完全拡大モードの
際に受信する。複合ゲート２６３からの出力は次に、デ
バイス２６４を経てＤポート・パッドに送られる。各８
パツドについて同様な回路が存在する。デバイス２６４
はそのビット位置が方向ラッチ２６６によって定められ
る入力モードにあるとき無能にされる。各ビット位置に
関する方向ラッチの内容は、デバイス２６５におけるＤ
ＯＷＲＨ４によってゲートされるメモリ・バスＭＤ　（
７−０）から方向ラッチ２６６に読み込まれる。方向ラ
ッチの出力は、前述のＣＡＤＯＵＴ信号と共に指向性）
ツチの入力でもあるリセット信号と縮み合わされる複合
ゲート２６７に送られる。複合ゲート２６７の出力は、
デバイス２６４用の使用不能信号であるＤＨＩＺである
。ポートＤから２組の情報が読み出される。実際のデー
タはポート・パッドからの入力および方向ラッチの内容
である。方向ラッチの内容は、Ｄ　ＯＲＤ　＋−１４に
よってゲートされるデバイス２６８を通してラインＤＩ
ＲＤＢ　（７−０）により出力される。Ｄポート・パッ
ドからの出力は、目２によってクロックされる入力保護
回路に送られるとともに、インバータを介して複合ゲー
ト２７０に送られるが、このゲート２７０は指向性ラッ
チの内容をも受信する。これによってユーザは、指向性
ラッチに含まれるそのビットに関する情報によって定め
られる出力データ・ラッチ２６２に含まれるパッドすな
わち情報からの入力を読み出すことができる。

この複合ゲート２７０の出力は、デバイス２７１に送ら
れ、さらにメモリ・データ・バスの信号ＤＥＲＤＨ４に
よってクロックされるデバイス２６９に送られる。デバ
イス２６１をゲートするのに用いられる信号Ｄ　Ｅ　Ｗ
　ＲＨ４（データ・ラッチへの書込みデータ）は、使用
可能Ｄポート信号ＧＤＰＳＬＮＧＷＲおよびＢＡＯなど
すべてメモリ制御回路からの信号によりＮＯＲゲート２
７２に作られる。ＢＡＯはポートＤに含まれるラッチへ
の書込み操作を表わす。ゲート２７２がらの出力はＨ４
によってクロックされるデバイス２７３に送られる。Ｄ
　ＯＷ　Ｒｌ−１４はユーザが方向ラッチ２６６に書き
込み得るようにデバイス２６５を作動させる信号であり
、信号Ｇｌ）Ｐ、ＢＡＯおよびＬＮＧＷＲからＮＯＲゲ
ート２７４に作られる。

ＮＯＲゲート２７４の出力は口４によってクロックされ
るデバイス２７５に送られる。

ＤＯＲＤ口４はメモリ・バスに現われる方向ラッチの内
容を出力させるのに用いられ、かつ信号Ｇ［）Ｐ、ポー
トＣからの１３ＷＲ，および＋３　Ａ　ＯからＮＯＲゲ
ート２７６に作られる。Ｎｏアゲート２７６の出力は、
「１４によってクロックされるデバイス２７７に送られ
る。ＤＥＲＤＨ４はデバイス２６９をクロックするのに
用いられる信号であり、これによってポートロデータ・
ラッチ２６２の内容であるいずれかの出力またはポート
Ｄ入力パッドからの入力を与え、かつＤＥＲＤＨＡｍ号
は信号Ｇ　Ｄ　Ｐ　、　Ｂ　Ａ　Ｏ、＋３よびＢＷＲを
持つＮＯＲゲート２７８から発生する。ゲート２７８の
出力はＨ４によってクロックされるデバイス２７９に送
られる。

Ｂポート用のバッファ２２２，２２８．２３２は在来の
ＭＯ８Ｏ８出力バッフある一方、ＣおよびＤポート用の
バッファ２４０ならびに２６２は在来の３状１９ＭＯ８
出カバソファであることができる。

自動試験手順 本発明により作られたマイクロコンピュータ１０は、テ
キサス・インスツルメンツに譲渡されたヴ？ン・バベル
（Ｖａｎ　Ｒａｖｅｌ　）らに発行された米国特許第４
．１５８，４３１号に示された自己試験手順を含むこと
ができる。前記特許第４．１５８．４３１号の手順は、
すべて作られたＲ　ＯＭ　１１のマイクロ命令のシーケ
ンスの制御を受ける、第１０ａ図のＤポートにあるＩ１
０デバイスのすべてとともに表示文字１３−１およびキ
ー１３−２のすべてを働かせる段階から戒っている。こ
の自己試験手順は、システムの外部素子のすべてが働い
ていること立証するとともに、チップ１０自体が完全に
作動しているある表示を与えるが、これは徹底的なチエ
ツクではない。しかし、このようなシステムに接続する
前に、機能試験を行う必要がある。例えば、作られた後
で（顧客に引き渡す前にあるいは入荷検査として顧客に
より）ＲＯＭ１１の内容を試験づるため、ＲＯＭの全内
容を一度に１語ずつ読み出して客語を所望のビット・パ
ターンと比較するのがこれまでの方法であった。このよ
うな試験を与えるマイクロコンピュータ・デバイスは、
いずれもテキサス・インスツルメンツに譲渡されたジョ
ン・デイ−ブライアント（Ｊｏｈｎ　Ｄ、Ｂｒｙａｎｔ
　）らに発行された米国特許第３，９２１，１４２号お
よびイー・アール・コーゲル（Ｅ、Ｒ，Ｃａｕｄｅｌ　
）とジョセフ・エッチ・レイモンド（Ｊｏｓｅｐｈ　Ｈ
，Ｒａｖｍｏｎｄ　）に発行された米国特許第４．０２
４，３８６号に開示され、主張されているが、試ｗＡ機
械が全ＲＯＭコード、すなわち２０４８バイトまたは４
０９６バイトを記憶することを要求し、また異なる各Ｒ
ＯＭコードについて異なるチエツク・コードを要求する
。さらにそのチエツクは、各形式のＲＯＭについて試験
機械とデバイスとの間で最低１回の転送を要求する。

試験を過度に長びかせるこれらの要素は、広範囲な試験
データまたはソフトウェアを必要とし、かつ試験機械の
プログラム・スペースを沢山消費する。

マイクロコンピュータ１０は、２バイト・マクロコード
が製作時にＲＯＭ１１に固定されかつ残りのマクロコー
ドをチエツクするのに用いられる試験法を使用すること
がある。この２バイト・コードは各ＲＯＭコードまたは
プログラムについて異なり、かつＲＯＭにコード化され
る他のバイトのすべてのある機能を表わす。例えばそれ
は、ｆｌＯＭにある他のすべてのビットの和のＬＳＢで
あったり、むしろ全ビットの多重チエツクを与えるある
他の機能であったりする。この２バイト・コードは周期
冗長コードすなわちＣＲＣと呼ばれ、それを作るのに用
いられるデータのあらゆるビットの関数である１６ビッ
ト値である。ＣＲＣはＲＯＭにあるマクロコードのあら
ゆるバイトを使用して算出されるが、２０４８ビットの
ＲＯＭ１１にあるＦ２Ｏ３およびＦ２Ｏ３、または４０
９６ビットのＲＯＭ１１にあるＦＯＯ２およびＦＯＯ３
のような場所に記憶されるＣＲＣ自体を除く。

この試験プログラムは、チップがマイクロプロセッサ・
モード（第２ｄ図）にあったり拡大モード（第２ｂ図ま
たは第２Ｃ図）の１つにある間、ムーブ・ダブルＭＯＶ
Ｄ命令またはムーブＭＯＶ命令のシーケンスによって、
チップ１０のＲＡＭ１２にＥ」−ドされる。例えば、マ
イクロプロセッサ・モードにおけるＭＯＶＩ）％７００
２、ＲＩＯはＲＦ場所Ｒ１０，Ｒ１１に試験プログラム
の目的」−ドの最初の２バイトを置く。この方法では、
このコードはすべてＲＡＭ１２に記憶され、次にＭＯＶ
％００、Ｐ１命令はマイクロコンピュータ１０を第２ａ
図のシングル・チップ・モードに戻し、プログラム・カ
ウンタＰＣＬにあるＲ　１０のアドレスは試験プログラ
ム・コードの実行が始まるようなアドレスである。Ｆ２
Ｏ３、Ｆ２Ｏ３からのオリジナル・コードは計算された
値と比較されて、その比較はＣポートおよびＤポートに
出力される。この試験プログラムを実行するためにマイ
クロプロセッサ１０は約８９０．０００通りの機械状態
を必要とするが、これはすべて内部で行われる。試験機
械は独自のコードを記憶はなく・またオフ・チップ呼出
しは試験のバルクを必煙としない。

本明細害に詳しく説明されたマイクロコンピュータは、
シングル・シリコン・チップのＮチャンネル・シリコン
・ゲート集積回路の形をしている。

しかし、本発明の特徴は金属ゲート、Ｐチャンネル、０
ＭＯ３、シリコン・オン・サファイアなどのような他の
ブＯセスによって作られるデバイスに使用される。また
、メモリ１１は固定ブ［１グラム形のＲＯＭとして説明
されたが、もちろん電気式プログラム可能ＲＯＭまたは
電気式消去可能ＲＯＭを使用することができる。ＲＯＭ
１１はプログラム・メモリとして、ＲＡＭ１２はデータ
・メモリと言われており、これらは多くの応用において
、−次機能であるが、言うまでもなく、ＲＯＭ１１から
の「データ」はあるアルゴリズムに使用され（「データ
１は数値定数などである）、またデバイスはＲＡＭ１２
からの命令コードを実行することができ、あるいはプロ
グラム・ブロックは外部テープすなわちディスク・ドラ
イブから、または例えば電話機カップラからＲＡＭ１２
にダウン・ロードされ、かつＲＡＭ１２から実行される
。さらに、前記出願第２１０，１０９号に記載されたと
おり、ＲＥＡＤＹ、ＨＯＬＤ、バス・スデータス・コー
ドなどのような追加の制御ラインおよび機能は、本発明
の特徴を備えているデバイスに使用される。

Ｏ＝ 口＝ Ｏ＝ 口＝ （− ロ＝ トー ○ Ｕ」 ば の トー Ｏコ 二一モニツク Ｃ Ｎ ＮＣ ＮＺ Ｐ ＰＺ Ｚ ジャンプの条件 （ステータス・ビット値） 命　　　令 桁上げの場合ジャンプする 負の場合ジャンプする 桁上げなしの場合ジャンプする 非ゼロの場合ジャンプする 正の場合ジャンプする 正またはＯの場合ジャンプする Ｏの場合ジャンプする 」ＬＩ　Ｌ　Ｏｙ〜の寸−〇トの■くのＱＯ山二■ ご 第１表 第１表 オブコード： ＩＲ内容 ０ＸＸＸＯＯ１０ ０ＸＸＸＯＯＩ　１ ｏｘｘｘｏｉｏ。

０ＸＸＸＯ１０１ ０ＸＸＸＯＩ１０ ０ＸＸＸＯ１１１ ｏｘｘｘｉｏｏ。

０ＸＸＸ１００１ ０ＸＸＸ１０１０ ０ＸＸＸ１０１１ ０ＸＸＸ１１００ ０ＸＸ×１１０１ ０ＸＸｘ１１１０ ０ＸＸＸ１１１１ 機能指名 デュアル・オペランド機能を 実行すべき機能の選択 ＣＲＯＭアドレス ２進 ０００１００１０ ０００１００１１ ０００１０１００ ０００ｉ０１０１ ０００１０１１０ ０００１０１１１ ０００１１０００ ０００１１００１ ０００１１０１０ ０００１１０１１ ０００１１１００ ０００１１１０１ ０００１１１１０ ０００１１１１１ マイクロ命令 Ｔ−Ｏ ＮＤ−０ Ｒ−Ｏ ０Ｒ−Ｏ ＴＨ−０ ３ＴＬ−Ｏ ＤＤ−Ｏ ＤＣ−Ｏ ｕＢ−Ｏ ＢＢ−Ｏ ＰＹ−Ｏ ＭＰ−Ｏ ＡＣ−Ｏ ＳＢ−０ ＣＲＯＭアドレス＝ベース・アドレス・ビットＪ７、Ｊ
６、Ｊ５、Ｊ４（この場合１６進の１０）；＋オプコー
ドの機能フィールド（ＩＲ３、ＩＲ２、ＩＲｌ、［ＲＯ
） 割込みテスト 桁上げの場合テスト 匙を七廿巡磯教 する。

機能指名；ｌＲの低位４ビットで１６通りの分岐 割込みアクチトビットがテストされる。

ＳＴＣピットをテストする かわらず、「Ｆを無条件にμＡにする。

７ ６ ５ ４ Ｒ３ Ｒ２ Ｒ１ ＲＱ ４、図面ノＦＩＩｒ１１な説明 第１図はＣＰＵ、ＲＯＭおよびＲＡＭを含みかつ本発明
の特徴を利用しているＭＯ８／ＬＳ　Ｉマイクロコンピ
ュータ・チップのブロック形式の電気図；第２図は第１
図のマイクロコンビｌ−夕の論理アドレス・スペース用
のメモリ・マツプ；第２ａ図から第２ｅ図まではこのマ
イクロコンピュタのいろいろな作動モードに関する第２
図に似た詳細なメモリ・マツプ：第３図はデバイスのい
ろいろな部品の構造レイアウトを示す第１図のマイクロ
コンピュータを含む半導体チップの拡大平面図；第３ａ
図はＡＬＬＪおよびレジスタ・ストリップの四則圧しい
パターンを示す第３図のレイアウトの一部の拡大詳細図
：第３ｂ図は４０ビンのデュアル・イン・ライン・パッ
ケージ内に置かれた第３図のマイクロコンピュータ・チ
ップの絵画図；第４図は第１図の装置の作動におけるい
ろいろな場合の電圧対時間の関係を示すタイミング図；
第５図はＡＬＵ、シフタＳ、レジスタ、およびバスを含
む第１図のマイクロコンピュータのＣＰＬＩの詳細な電
気図：第６図は第１図のマイクロコンピュータに用いら
れたＩＩＩ　ｔｌｌ　ＲＯＭの詳細な電気図：第７図は
第７ａ図から第７ｆ図までの相対位置のマツプ；第７ａ
図から第７ｒ図までは第１図のマイクロコンピュータの
ＣＰＵの中にあるＡ　ｌ−ｕおよびレジスタ・ストリッ
プのいろいろな部品の電気接続図：第８ａ図から第８ｊ
図まで（６葉）は第１図のマイクロコンピュータ・デバ
イスにおける第８表および第０表のマイクロ命令の実行
の論理流れ図；第９図は第１図のマイクロコンピュータ
により実行される第Ａ表のマイクロ命令用オブコードの
マツプ；第１０ａ図から第１０ｄ図まではいろいろな作
動モードで第１図のマイクロコンピュータ・チップ１０
を使用するマイクロプロセツサ・システムの電気図；第
１０ｅ図は第１０ｂ図から第１０ｄ図までの作動モード
のタイミング図：第１１ａ図は周辺アクチブ信号を作る
グループ・デコード回路のバス・アドレスを示す表図：
第１１ｂ図は第２図および第１０図の異なるメモリ構成
に関する作動モードの明細を示す表図；第１２ａ図はメ
モリ内の割込みベクトル位置を示す表図；第１２ｂ図は
入出力制御レジスタの内容を示す表図；第１２Ｃ図はプ
ログラム可能なタイマ／イベント・カウンタの概念的ブ
ロック図：第１２ｄ図はタイマ・データ・レジスタおよ
びタイマ制御レジスタの内容を示す表図；第１３ａ図は
ＡポートのＷ１略図；第１３ｂ図はＢポートの概略図：
第１３ｃ図はＣポートの概略図；第１３ｄ図はＤポート
の概略図；第１３ｅ図はシステム・エミュレータ・モー
ドの割込み発生を示す表図である。

頭目の説明 １０−チップ；１１−プログシム記憶ＲＯＭ：１１　Ｘ
−ＸテＤ−’ｊ　：　１１　Ｙ−Ｙテコ−’ｊ　：　１
２＝デ一タ記憶ＲＡＭ　：　１２Ｘ−Ｘデコーダ；１２
Ｙ−Ｙデ」−ダニ　１３−ＣＰＩＪ　；　１４−ＡＬＩ
Ｊ　：１５−レジスタ；１ローパス：１７−ｉＩＩＪ御
ＲＯＭ：１７ｂ−ＣＲＯＭ出力バツフ７：１８，２１ａ
。

２１Ｘ、２１Ｙ、２３．２３’　　２４．２４’ライン
；１９−バッファしおよび口；２１−エントリ・ポイン
ト；２２−アドレス回路；２２Ｘ−Ｘデコーダ：　２２
Ｙ−Ｙデ］−ダニ２５−１１０制御レジスタ；２６−カ
ウンタ；２６ａ−プリスケーラ；２６ｂ−制御レジスタ
；２６０−キャプチャ・ラッチ；２７−グループ・デコ
ーダ；２８−記憶制御回路；２９−割込み回路；３０−
人出カバソファ；３１−リフレッシュ・アドレス◆カウ
ンタ：３２−多重回路；３３−クロック発生器。

Claims (4)

【特許請求の範囲】
1. （１）演算／論理装置と；データ・アドレスおよびメモ
   リ・アドレスを記憶する複数個のレジスタと；演算／論
   理装置およびレジスタを相互接続する並列バスと；演算
   ／論理装置の動作を制御する指令を発生させるとともに
   命令語によってバスおよびレジスタを呼び出す制御装置
   であって、アドレス入力および多ビット指令出力を持つ
   読出し専用アレイを含みかつ前記アドレス入力にアドレ
   スのシーケンスを加えるアドレス指定装置を含む前記制
   御装置と；をすべて内部に備えている半導体集積回路を
   含むマイクロプロセッサ・デバイスにおいて、更に各シ
   ーケンスは命令語によつて選択される動作を定めかつ複
   数個のマイクロコード状態であって、読出し専用アレイ
   が前記アドレス入力に対する各アドレス用の１つのマイ
   クロコード状態を持ち、マイクロコード状態の最大数が
   アドレス入力のビット数によって定められる前記複数個
   のマイクロ状態を含み、また前記指令出力からの複数個
   のビットのジャンプ・アドレスを前記アドレス入力に加
   えて次のマイクロコード状態を選択する指名装置であっ
   て、ベース・アドレスの前記複数個のビットの最大数が
   前記アドレス入力のビット数に等しい前記指名装置を含
   むことを特徴とする前記マイクロプロセッサ・デバイス
   。
2. （２）演算／論理装置と；読出し／書込みメモリ；デー
   タ・アドレスおよびメモリ・アドレスを記憶する複数個
   のレジスタと；演算／論理装置、レジスタ、および読出
   し／書込みメモリを呼び出すバス装置と；演算／論理装
   置の動作を制御する指令信号を発生させるとともにバス
   装置およびレジスタを呼び出す制御装置であって、デバ
   イスの動作を定める命令語を永久記憶するメモリ装置を
   含みかつメモリ装置または前記読出し／書込みメモリか
   らの命令語に応じて前記指令信号を発生させる装置を含
   む前記制御装置と；をすべて内部に備えている半導体集
   積回路を含むマイクロコンピユータ・デバイスであって
   、更に前記バス装置から外部回路に呼び出すために前記
   集積回路にある複数個の多ビット入出力ポートを含む前
   記マイクロコンピュータ・デバイスであって、ポートを
   データＩ／Ｏとして使用しながらシングル・チップ・マ
   イクロコンピュータ・モードを定めかつ少なくとも１つ
   のポートを外部メモリ・アドレスとしてさらにもう１つ
   のポートを外部メモリ制御として使用しながら拡大メモ
   リ・モードを定めるポート機能を選択するために前記バ
   ス装置によって呼び出される制御ラッチ装置と；命令語
   に応じて前記読出し／書込みメモリに命令語をロードす
   るように前記マイクロコンピュータ・モードから前記拡
   大メモリ・モードにスイッチするため、および前記読出
   し／書込みメモリにロードされた前記命令語を実行する
   ように前記拡大メモリ・モードから前記マイクロコンピ
   ュータ・モードにスイッチするため、前記バス装置およ
   びレジスタを介してメモリ装置または読出し／書込みメ
   モリに記憶されたデータを前記制御ラッチ装置にロード
   する装置と；を含むことを特徴とする前記マイクロコン
   ピュータ・デバイス。
3. （３）半導体集積ユニット； データおよび前記データによる演算を定める指令を記憶
   するため上記ユニット内に設けられた内部メモリ装置と
   ； 前記データによる前記演算を実行する上記ユニット内に
   設けられた演算論理装置と； 前記データを一時記憶するとともに前記内部メモリ装置
   を呼び出すためのアドレスを一時記憶するため上記ユニ
   ット内に設けられたレジスタ装置と； 前記内部メモリ装置と入力／出力回路への呼び出しを供
   給するため上記ユニット内に設けられた制御回路であっ
   て、外部からのユニットへの信号に応答して上記内部メ
   モリ装置と上記入力／出力回路の機能を抑止し、上記内
   部メモリ装置、入力／出力回路をシミユレートする外部
   デバイスへの呼び出しを可能にするエミユレータ回路を
   含んでいる上記制御回路； を有する電子ディジタル・プロセッサ・システム。
4. （４）データとそのデータの動作を規定する指令を記憶
   するメモリ装置； 上記データの上記動作を実行するための演算及び論理装
   置； 上記データを一時的に記憶し、かつ上記メモリ装置を呼
   び出すためのアドレスを一時的に記憶するレジスタ装置
   ； 複数の入力／出力データポートであって、各データポー
   トは、 ビットパッドからのビットデータを受信する受信装置、 上記ビットパッドへビットデータを送信する送信装置、 上記受信装置と送信装置に接続されている制御回路であ
   って、この制御回路によって、第１ポート回路が、第２
   ポートポートビットパッドへ入力データを送信しかつそ
   こからの出力データを受信し更に第２ポートアドレスに
   応答して、上記電子・ディジタル・プロセッサ・システ
   ムへ入力データを送信し、かつそこからの出力データを
   受信し、それにより第２ポート回路を制御の送信と受信
   に用いるように構成されている上記制御回路、 を含む上記複数の入力／出力データポート；上記メモリ
   装置、上記演算／論理装置、上記レジスタ装置と上記入
   力／出力データポートを結合する複数のデータパッド； 上記メモリ装置、上記演算／論理装置、又は上記レジス
   タ装置を有する上記入力／出力データポートを呼び出す
   ための上記指令を実行するための制御タイミング回路； を有する電子ディジタル・プロセッサ・システム。