JPH0367335A - デジタルファジィ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ファジィ推論を行うデジタルファジィ回路に
係り、特にＩＣ（集積回路）化に好適なデジタルファジ
ィ回路に関する。

［従来の技術］ 周知のように、ファジィ理論は、１９６５年、カルフォ
ルニア大学のザブ−（Ｌ、Ａ、Ｚａｄｅｈ）教授により
提案され、１９７４年、ロンドン大学のマムダニ（Ｅ、
１．Ｍａｍｄａｎｉ）教授により実用の可能性が示され
、その後、種々の実現手段が提案されている。

その代表的な例として以下のものがある。

例えば、特開昭５８−１９２４０７号公報には、ソフト
ウェアによる推論でノツチ変動回数を少なくする列車の
運転制御技術が記載されている。また、特開昭６１−２
０４２８号公報には、電流回路により実現したアナログ
ファジィ回路が記載されている。

さらに、最近においても、例えば日経エレクトロニクス
１９８８年１０月３日号（Ｎｏ、４５７）等に見られる
ように、ファジィ回路を搭載したファジィチップの発表
が相次いでいる。これらの主なものとして、■ワンチッ
プで入力から推論後の重心出力を行うもの、及び■ルー
ル演算用チップと重心演算チップとの２種類を組み合わ
せて推論回路を構成するものがある。

［発明が解決しようとする課題］ しかしながら、上記ののちのは、クロック同期方式で推
論を行うように構成されているため、クロックの周波数
によって推論速度が限定されてしまうという欠点がある
。

また、上記■のものは、ルール演算用チップと重心演算
チップとを別々に２種類作成するために量産効果が損な
われ、チップ単価が高くなってしまうという欠点があっ
た。

このような欠点を解消するために、ファジィ重心演算回
路を簡単にして時分割方式でメンバシップ関数を切換え
るように構成することで回路規模を縮小し、ルール演算
用チップと重心演算用チップとを１つのチップにするこ
とができるデジタルファジィ回路が、本発明者等により
考えられている。

このデジタルファジィ回路の概要につき、第１５図及び
第１６図を参照しながら説明する。第１５図は、パラメ
ータでメンバシップ関数を設定可能なファジィルール１
個分のファジィ回路を示しており、これは、クロック同
期でパラメータを切換えることにより、複数分のファジ
ィルールの推論を行なうようにした時分割方式のデジタ
ルファジィ回路への応用例である。

第１５図において、５１．５２は前件部メンバシップ関
数定義回路、５３は最小値演算回路、５４は面積演算回
路、５５はアドレス選択ＭＡＸ部、５６は重心演算部、
５７はシフト演算部、５８は２系統の入力変数を前件部
メンバシップ関数定義回路５１．５２に振り分けるラッ
チ群、５つは時分割制御のタイミング信号などを発生す
るシーケンスコントローラ、６０は各ルールごとの前件
部メンバシップ関数と後件部メンバシップ関数の定義ハ
ラメータを記憶するメモリ群、６１はシーケンスコント
ローラ５９からのタイミング信号に応じてメモリ群６０
のアドレスを指定するアドレスデコーダである。

第１６図は、第１５図に示した時分割方式デジタルファ
ジィ回路のアドレス選択ＭＡＸ部５５の一例を示すもの
である。ただし、ここではクロック同期で次々に推論さ
れるファジィルールの推論類は、各後件部メンバシップ
関数の出力アドレス順（ＭえばＯ〜６の順）になってい
ることを条件とする。

サイクルパルスは、１つのファジィ推論終了のたびにシ
ーケンスコントローラ５つから出力されるパルスである
。すなわち、例えば６つのファジィ推論を行なう場合は
、６つのクロックに１つのパルスが出力される。このサ
イクルパルスにより、アドレスラッチ部７２およびシフ
ト演算部（最大値演算部）７５ｏ　、７５＋　、’　７
５２の各出力はリセットされ、次の推論動作に備える。

ゼロ判定部７１は、入力面積が「０」でないとき出力を
出す回路であり、アドレスラッチ部７２は最初に面積が
「０」でなくなったときのアドレスをサイクルパルスが
入力されるまで保持する回路である。

ここでは、最初に面積が「Ｏコでなくなったアドレスの
出力がＳ。に選択され、最初に面積が「○」でなくなっ
たアドレスから数えて３つのアドレスまでがＳ。−８２
に振り分けられる（ファジィルールは、出力アドレス順
に並んでいるので、最初に面積が「０」でなくなったア
ドレスが出力面積のあるアドレスの最小値となる。）。

このように、上記３つのアドレス以外は面積が「０」な
ので、Ｓｏ””Ｓｚのどこに割り振られても影響はない
。

このデジタルファジィ回路では、ラッチ群５８で入力デ
ータＡ、Ｂをラッチし、パラメータでメンバシップ関数
を設定可能なファジィルール１つの分の回路を使いクロ
ックに同期してパラメータを切換え、結果として複数の
ファジィルールの推論を行う。アドレス選択ＭＡＸ回路
５５では推論結果が零でなくなるアドレスを求め、その
アドレスを含めた３つのアドレスについて最大値演算を
行う。重心演算回路５６では出力があったアドレスにつ
いて重心を演算し、シフト演算回路５７で全体の重心位
置に補正し重心値としてチップから出力する。

今、以上のように構成されるデジタルファジィ回路が搭
載されたチップを製品に組み込むことを考えたとき、そ
の製品が量産品であれば専用チップとして構成しても良
いが、量産品でない場合には専用チップは高価なものと
なり実用性を欠くことになる。このような点を考えると
ファジィ回路をチップにする場合に専用チップではなく
、そのチップが他の機能も兼用できる汎用チップとして
構成することが望ましい。

この発明は、このような事情に鑑みてなされたもので、
簡単な構成であるにも拘らず１つの完結したファジィ推
論回路としても、あるいはルール演算専用回路、または
重心演算専用回路としても使用可能で、しかも、ＩＣチ
ップとして構成する場合にビン数を少なくすることので
きるデジタルファジィ回路を提供することを目的とする
［課題を解決するための手段］ 本発明のデジタルファジィ回路は、入力データをラッチ
するラッチ手段、このラッチ手段にラッチされたデータ
又は前記入力データのいずれを入力するかを切換える第
１の入力切換回路、この第１の入力切換回路により切換
えて入力されるデータと、メンバシップ関数切換回路に
より切換えながら与えられるメンバシップ関数とから推
論結果を出力するルール演算回路、このルール演算回路
が出力する推論結果を所定のアドレスに出力して各アド
レス毎の推論結果の最大値を演算する最大値演算、この
最大値演算部の演算結果又は前記入力データのいずれを
入力するかを切換える第２の入力切換回路、この第２の
入力切換回路により切換えて入力されるデータに基づき
重心を求める重心演算回路、この重心演算回路により演
算された重心値又は前記ルール演算回路が出力する推論
結果のいずれを出力するかを切換える出力切換回路、及
び、前記第１、第２の入力切換回路、出力切換回路の切
換を制御することにより、前記ルール演算回路、最大値
演算部及び重心演算回路の全てを稼働せしめる第１のモ
ード、前記ルール演算回路のみを稼働せしめる第２のモ
ード、又は前記重心演算回路のみを稼働せしめる第３の
モードのいずれかのモードで動作せしめる制御回路とに
より構成されている。

［作用］ この発明は、ファジィ推論回路を構成する各ブロックの
要所に切換回路を設け、制御回路からの制御信号により
、完結したファジィ推論回路としての第１のモード、ル
ール演算回路としての第２のモード、重心演算回路とし
ての第３のモードのいずれでも動作可能な回路構成とし
たので、これをＩＣ化した場合に専用チップとしてでは
なく汎用チップとして使用でき、また、切換回路により
入出力端子を共用するようにしたので入出力ビン数の少
ないデジタルファジィ回路を構成できるものとなってい
る。

［実施例］ 以下、本発明の実施例について図面を参照して説明する
。

第１図は、本発明に係るデジタルファジィ回路の基本ブ
ロック図を示している。すなわち、１は入力データを一
時記憶するラッチであり、このラッチ１の出力は入力切
換回路２に供給されるようになっている。入力切換回路
２は、チップ切換コントローラ９からの制御信号により
、ラッチ１の出力を通過させるか外部からの入力データ
を通過させるかを制御するものである。この入力切換回
路２の出力はルール演算回路４に供給されるようになっ
ている。ルール演算回路４はクロック非同期で動作し、
クロックに同期してメンバシップ関数を切換えるメンバ
シップ関数切換回路３から供給されるメンバシップ関数
と上記入力切換回路２からの入力データとによりルール
演算結果（推論結果）を出力する。この推論結果は、ア
ドレス選択回路５及び出力切換回路８に供給される。ア
ドレス選択回路は予め定められたアドレスにルール演算
結果を出力するものである。入力切換回路６は、チップ
切換コントローラ９からの制御信号により、上記アドレ
ス選択回路５の出力を通過させるか外部からの入力デー
タを通過させるかを制御するものである。この入力切換
回路６の出力は重心’１ｆｊｒ算回路７に供給される。

そして、入力切換回路６からの出力より重心を求め、重
心値を出力切換回路８に供給する。出力切換回路８は、
チップ切換コントローラ９からの制御信号により、上記
ルール演算回路４の出力を通過させるか重心演算回路７
の出力をを通過させるかを制御するものである。そして
、この出力切換回路８の出力は外部端子に出力されるよ
うになっている。

ここで、上記構成において、完結したファジィ推論回路
としての第１のモードで動作する場合は、チップ切換コ
ントローラ９からの制御信号により、入力切換回路２は
ラッチ１の出力を通過させ、入力切換回路６はアドレス
選択回路５の出力を通過させ、さらに、出力切換回路８
は重心演算回路７の出力、つまり重心値を通過させて外
部に出力するように制御される。ルール演算回路として
動作する第２のモードの場合は、チップ切換コントロー
ラ９からの制御信号により、入力切換回路２は入力デー
タをそのまま通過させ、入力切換回路６はこの際特に意
味ある動作をしないように制御され、さらに、出力切換
回路８はルール演算回路４の出力を通過させて外部に出
力するように制御される。重心演算回路として動作する
第３のモードの場合は、チップ切換コントローラ９から
の制御信号により、入力切換回路２はこの際特に意味あ
る動作をしないように制御され、入力切換回路６は入力
データをそのまま通過させ、さらに、出力切換回路８は
重心演算回路７の出力を通過させて外部に出力するよう
に制御される。以上のように、完結したファジィ推論回
路としての第１のモード、ルール演算回路としての第２
のモード、重心演算回路としての第３のモードのいずれ
でも動作可能な回路構成となっている。

今、第１５図に示した時分割デジタルファジィ回路をル
ール演算部１０と重心演算部１１とに分割し、ルール演
算部１０をルール数に応じた数ｎだけ用意して、それら
の出力を１つの重心演算部１１へ接続すれば第２図に示
すような並列演算可能なデジタルファジィ回路となる。

そこで、この時分割デジタルファジィ回路をチップ化し
た場合に時分割動作だけでなく第２図に示したような構
成で並列演算も兼用できるようにすればチップとしての
付加価値を高くすることができる。つまり、１つのチッ
プが「時分割ファジィ演算」、「ルール部の演算」、及
び「重心の演算ｊという使用目的に合せた３つのモード
を切換えて使用できるということである０以下に具体的
実施例について述べる。

第３図は、第１４図に示した従来の時分割デジタルファ
ジィ回路を、チップ化及び並列演算との兼用を考慮して
回路を再構成したものである。このとき、実用上問題と
なるのは、並列演算との兼用のために回路をルール演算
部１ｏと重心演算部１１とに分割するときに発生するチ
ップとしての外部入出力端子の増加である。この問題を
解決するために、第３図に示す回路では、第１４図に示
した時分割デジタルファジィ回路に、入力切換回路２２
．２５及び出力切換回路２８を加えることにより、一部
の外部入出力端子を２種類の信号線に割り当てている。

また、回路の切換機能を円滑に行うために入力切換回路
２２、オーブンドレイン出力ＭＡＸ演算回路（０，Ｄ、
ＭＡＸ回路）３３、シフトアドレス回路３４、及びチッ
プ切換コントローラ３２が加えられている。チップ切換
コントローラ３２は外部からの切換信号を受けて入力切
換回路２２，２５、出力切換回路２８．０６ＤＭＡＸ回
路３３、シフトアドレス回路３４へ制御信号を出力し、
これらの回路の動作をチップの各モードに合わせて切換
えるようになっている。

ここで、第３図に示した回路の使用目的に合せた各チッ
プ切換モードについて説明する。まず、第１のモードは
、上記回路を時分割デジタルファジィ演算回路として使
用するモードである。この場合は、入力切換回路２２は
ラッチ群２１からの出力を選択してルール演算回路２３
へ供給し、入力切換回路２５はアドレス選択ＭＡＸ回路
２４内のシフト演算回路２７からの出力を選択して重心
演算回路２６へ供給する。シフトアドレス回路３４は、
第４図に示すように構成されており、これは第１６図の
ゼロ判定部７１とアドレスラッチ部７２に、アドレスゲ
ート回路４２、オープンドレイン出力ＭＩＮ演算回路（
○、Ｄ、ＭＩＮ回路）４３、データセレクト回路４４を
追加したものである。この第１のモードのとき、シフト
アドレス回路３４のデータセレクト回路４４は、アドレ
スラッチ部４１の出力を選択して減算回路３５へ供給し
ているので、この場合は第１６図に示した回路と同様の
動作をする。出力切換回路２８は、第６図に示すように
、オーブンドレイン出力ＭＡＸ演算回路（０，Ｄ、ＭＡ
Ｘ回路）４６と、オーブトレイン出力バッファ回路（０
，Ｄ、バッファ回路）４５とから成り、この第１のモー
ドの場合は０、Ｄ、ＭＡＸ回路４６の出力は全ビットオ
ープン（ハイインピーダンス状！！３）となるため０．
Ｄ。

バッファ回路４５の出力、つまりシフト演算回路２７の
出力が外部出力端子Ｔｏに出力される。この第１のモー
ドにおける回路全体の動作は前述した時分割デジタルフ
ァジィ回路の動作そのものであるので、ここでの説明は
省略する。

次に、第２のモードについて説明する。この第２のモー
ドは第３図に示した回路をルール演算回路として使用す
るモードである。この第２のモードでは重心演算部１１
は不要となるので、第１のモードで重心値出力用として
使われていた外部出力端子Ｔ。を出力切換回路２８によ
りマルチプレクサ３６の出力信号ＳＯの出力端子として
使用する。このとき、出力切換回路２８は、第６図に示
す構成において、チップ切換コントローラ３２からの制
御信号をうけてＯ，Ｄバッファ回路４５の出力はオーブ
ン（ハイインピーダンス状態）となりマルチプレクサ３
６の出力信号ＳＯがＯ，Ｄ。

ＭＡＸ回路４６を通して外部出力端子Ｔ。に出力される
。また、マルチプレクサ３６の出力信号ＳＬ及びＳ２が
Ｏ，Ｄ、ＭＡＸ回路４６を通してそれぞれ外部出力端子
Ｔ１及びＴ２に出力される。

上記０．Ｄ、ＭＡＸ回路３３．４６は特願昭６３−２７
８７９７で示されているＭＡＸ演算回路と同様のもので
あり、このＯ，Ｄ、ＭＡＸ回路３３．４６の出力が複数
共通に接続された場合、出力には最大値が出力されるこ
とになる。

また、入力切換回路２２はラッチ群２１を通さない入力
Ａ、Ｂを選択し、ルール演算回路２３へ供給する。シフ
トアドレス回路３４（第４図参照）のアドレスゲート回
路は、第５図に示されるもので、面積が入力データとな
る。このアドレスゲート回路４２の動作について前述し
たので説明は省略する。アドレスゲート回路４２の出力
はＯ，Ｄ。

ＭＩＮ回路４３に供給される。０．Ｄ、ＭＩＮ回路４３
は特願昭６３−２７８７９８に示されているＭＩＮ演算
回路と同様のものであり、このＯｌＤ、ＭＩＮ回路４３
の出力が複数共通に接続された場合、出力には最小値が
出力されることになる。

また、シフトアドレス回路３４のデータセレクタ回路４
４（第４図参照）は、Ｏ，Ｄ０ＭＩＮ回路４３の出力を
選択して減算回路３５へ供給する。

第２のモードで必要な回路のみを抽出して第３図を示し
直すと第７図のようになる。

次に、第３のモードについて説明する。この第３のモー
ドは第３図に示した回路を重心演算回路として使用する
モードである。この第３のモードではルール演算部１０
は不要となる。このため出力切換回路２８はシフト演算
回路２７からの重心値出力を選択して外部出力端子Ｔ。

へ出力する。

入力切換回路２５は、入力Ａ、Ｂ及びパラメータ入力を
選択して重心演算回路２６へ供給する。この第３のモー
ドにおいては、上記Ｍｌ、Ｉ２のモードで入力Ａ、Ｂ及
びパラメータ入力として割付けられていた外部入力端子
１０％ＩＩ、及びＩ４は、第２のモードのルール演算回
路として使用される第３図に示した回路のＯ，Ｄ、ＭＡ
Ｘ回路３３．４６を通したマルチプレクサ３６からの出
力信号Ｓｏ、ＳＬ、Ｓ２の入力端子としてそれぞれ割付
けられる。この第３のモードで必要な回路のみを抽出し
て第３図を示し直すと第８図のようになる。

以上、各チップ切換モードについて説明してきたが、第
１のモードは前述したように時分割デジタルファジィ回
路として単独で推論動作をするが、第２．第３のモード
ではそれぞれ単独では推論動作はできず、第２図のよう
な並列演算の構゛成にしなければならない。第２のモー
ド（第７図）及び第３のモード（第８図）を用いて第２
図のような並列演算ファジィ推論回路を構成すると第９
図のようになる。

次に、変形例を説明する。上記構成において、チップと
しての外部端子数を削減することを考えると、第９図の
並列演算ファジィ回路のルール演算チップ内のアドレス
選択ＭＡＸ回路２４を使用せず、Ｍ２Ｏ図に示すような
アドレス選択ＭＡＸ回路５０を外部回路（外付は回路）
にすれば、チップ内の０．Ｄ、ＭＡＸ回路は３３．４６
不要となり、第３図は第１１図に示すようになり外部端
子は削減される。このとき第１１図にはアドレス選択Ｍ
ＡＸ回路２４ａがあるがこれは第１のモードにおいての
み使用するのであって第２．第３のモードでは全く使用
しないことになる。この回路の変更にともない出力切換
回路２８ａも第１２図に示すように変更される。出力切
換回路２８ａはルール演算回路２３の出力をマルチプレ
クサ３６の出力信号ＳＯに代わって入力とするのでＯ，
Ｄ。

ＭＡＸ回路３３は不要となり代わりに、Ｏ，Ｄ。

バッファ回路４７．４８がおかれる。ルール演算回路２
３の出力が選択されないときは、第１２図のＯ，Ｄ、バ
ッファ回路４７は全ビットハイインピーダンス状態とな
る。また、第１１図に示すように、シフトアドレス回路
３４も第１６図に示したようなアドレスラッチ回路とゼ
ロ判定回路のみの４１４戊となる。この場合に必要な回
路のみを抽出して第３図を示し直すと第１３図のように
なる。

さらに、この第１１図に示した回路（第４のモードと称
する）で並列演算ファジィ回路を構成すると、第１４図
のようになる。また、第１４図におけるアドレス選択Ｍ
ＡＸ回路５０は第１０図のようになる。

以上のように、ファジィ推論回路を構成する各ブロック
の要所に切換回路２．６．８を設け、制御回路としての
チップ切換コントローラ９からの制御信号により、完結
したファジィ推論回路としてのＴ４１のモード、ルール
演算回路としての第２のモード、重心演算回路としての
第３のモードのいずれでも動作可能な回路構成としたの
で、簡単な構成であるにも係わらずこれをＩＣ化した場
合に専用チップとしてではなく汎用チップとして使用で
き、また、切換回路により入出力端子を共用するように
したので入出力ピン数の少ないデジタルファジィ回路を
構成できるものとなっている。

［発明の効果］ 以上詳述したように、本発明によれば、簡単な構成であ
るにも拘らず１つの完結したファジィ推論回路としても
、あるいはルール演算専用回路、または重心演算専用回
路としても使用可能で、しかも、ＩＣチップとして構成
する場合にビン数を少なくすることのできるデジタルフ
ァジィ回路を提供することができる。

【図面の簡単な説明】

第１図ないし第１４図は本発明の実施例を示すもので、
第１図はデジタルファジィ回路の基本ブロック図、第２
図は並列演算可能に構成したデジタルファジィ回路のブ
ロック図、第３図はデジタルファジィ回路の具体的なブ
ロック図、第４図はシフトアドレス回路の構成を示すブ
ロック図、第５図はアドレスゲート回路の具体的構成を
示す回路図、第６図は出力切換回路の具体的構成を示す
ブロック図、第７図は第２のモードで動作する場合に関
与する部分のみを示した説明図、第８図は第３のモード
で動作する場合に関与する部分のみを示した説明図、第
９図は第２及び第３のモードを用いて並列演算ファジィ
推論回路を構成した場合のブロック図、第１０図は外付
は回路でアドレス選択ＭＡＸ回路を構成する場合のアド
レス選択ＭＡＸ回路のブロック図、第１１図は外付はア
ドレス選択ＭＡＸ回路を用いる場合のデジタルファジィ
回路の具体的なブロック図、第１２図は外付はアドレス
選択ＭＡＸ回路を用いる場合の出力切換回路の構成を示
すブロック図、第１３図は外付はアドレス選択ＭＡＸ回
路を用いる場合の動作に関与する部分のみを示した説明
図、第１４図は外付はアドレス選択ＭＡＸ回路を用いて
並列演算ファジィ推論回路を構成した場合のブロック図
であり、第１５図及び第１６図は従来のデジタルファジ
ィ回路を示すもので、第１５図はデジタルファジィ回路
の基本ブロック図、第１６図はアドレス選択ＭＡＸ回路
の構成を示すブロック図である。 １・・・ラッチ（ラッチ手段）、２・・・入力切換回路
（第１の入力切換回路）、３・・・メンバシップ関数切
換回路、４・・・ルール演算団結、５・・・アドレス選
択回路（最大値演算部）、６・・・入力切換回路（第２
の入力切換回路）、７・・・重心演算回路、８・・・出
力切換回路、９・・・チップ切換コントローラ（制御回
路）。

Claims (1)

1. 【特許請求の範囲】 入力データをラッチするラッチ手段と、 このラッチ手段にラッチされたデータ又は前記入力デー
   タのいずれを入力するかを切換える第１の入力切換回路
   と、 この第１の入力切換回路により切換えて入力されるデー
   タと、メンバシップ関数切換回路により切換えながら与
   えられるメンバシップ関数とから推論結果を出力するル
   ール演算回路と、 このルール演算回路が出力する推論結果を所定のアドレ
   スに出力して各アドレス毎の推論結果の最大値を演算す
   る最大値演算部と、 この最大値演算部の演算結果又は前記入力データのいず
   れを入力するかを切換える第２の入力切換回路と、 この第２の入力切換回路により切換えて入力されるデー
   タに基づき重心を求める重心演算回路と、この重心演算
   回路により演算された重心値又は前記ルール演算回路が
   出力する推論結果のいずれを出力するかを切換える出力
   切換回路と、 前記第１、第２の入力切換回路、及び出力切換回路の切
   換を制御することにより、前記ルール演算回路、最大値
   演算部及び重心演算回路の全てを稼働せしめる第１のモ
   ード、前記ルール演算回路のみを稼働せしめる第２のモ
   ード、又は前記重心演算回路のみを稼働せしめる第３の
   モードのいずれかのモードで動作せしめる制御回路と を具備したことを特徴とするデジタルファジィ回路。