JPH0367340A - シミュレータ - Google Patents
シミュレータInfo
- Publication number
- JPH0367340A JPH0367340A JP1202991A JP20299189A JPH0367340A JP H0367340 A JPH0367340 A JP H0367340A JP 1202991 A JP1202991 A JP 1202991A JP 20299189 A JP20299189 A JP 20299189A JP H0367340 A JPH0367340 A JP H0367340A
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- JP
- Japan
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- input
- output
- program
- simulator
- target
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
ターゲットコンピュータのプログラムをホストコンピュ
ータ上で模擬実行するシミュレータに関し、 ターゲットプログラム中の入出力処理をもシミュレート
できるようにすることを目的とし、オペレーティングシ
ステム、ターゲットプログラム及び該ターゲットプログ
ラムを解釈実行するためのシミュレータプログラムがロ
ードされた主記憶装置と、バスを介して該主記憶装置に
接続さし、該オペレーティングシステムの下で該シミュ
レータプログラムを実行するＣＰＵと、バスを介して該
ＣＰＵに接続された入出力インタフェースと、該入出力
インタフェースに接続され、該ｃＰＵの実行により該入
出力インタフェースを介して制御される入出力装置とを
備えたシミュレータにおいて、該シミコレ−タブログラ
ムは、該ターゲットプログラムに含まれる入出力処理を
該入出力装置に対する入出力処理に置き換え、スーパバ
イザコールを行なって該オペレーティングシステムに制
御権を移し該入出力処理を実行させるように構成する。
ータ上で模擬実行するシミュレータに関し、 ターゲットプログラム中の入出力処理をもシミュレート
できるようにすることを目的とし、オペレーティングシ
ステム、ターゲットプログラム及び該ターゲットプログ
ラムを解釈実行するためのシミュレータプログラムがロ
ードされた主記憶装置と、バスを介して該主記憶装置に
接続さし、該オペレーティングシステムの下で該シミュ
レータプログラムを実行するＣＰＵと、バスを介して該
ＣＰＵに接続された入出力インタフェースと、該入出力
インタフェースに接続され、該ｃＰＵの実行により該入
出力インタフェースを介して制御される入出力装置とを
備えたシミュレータにおいて、該シミコレ−タブログラ
ムは、該ターゲットプログラムに含まれる入出力処理を
該入出力装置に対する入出力処理に置き換え、スーパバ
イザコールを行なって該オペレーティングシステムに制
御権を移し該入出力処理を実行させるように構成する。
［産業上の利用分野］
本発明は、ターゲットコンピュータのプログラムをホス
トコンピュータ上で模擬実行するシミュレータに関する
。
トコンピュータ上で模擬実行するシミュレータに関する
。
［従来の技術］
この種のシミュレータは、マイクロコンピュータのプロ
グラム開発を支援するために用いられてイル。一般に、
マイクロコンピュータのプログラム開発は、ホストコン
ピュータ上でソースプログラムの作成からオブジェクト
プログラムの生成まで行なった後、実際のハードウェア
（ターゲットマシン）を使用してデバッグを行なうとい
う過程を経る。ターゲットマシンの入出力装置が開発中
の場合には、この入出力装置のハードウェアシミュレー
タを用いてデバッグを行なうことが提案されている（特
開昭５９−９０１２６号公報）しかし、マイクロプロセ
ッサやＣＰＵボード等が開発中である場合には、このデ
バッグを行なうことができず、したがって、ソフトウェ
ア開発とハードウェア開発とを同時並行して行なうこと
ができず、全体の開発期間が長くなる。
グラム開発を支援するために用いられてイル。一般に、
マイクロコンピュータのプログラム開発は、ホストコン
ピュータ上でソースプログラムの作成からオブジェクト
プログラムの生成まで行なった後、実際のハードウェア
（ターゲットマシン）を使用してデバッグを行なうとい
う過程を経る。ターゲットマシンの入出力装置が開発中
の場合には、この入出力装置のハードウェアシミュレー
タを用いてデバッグを行なうことが提案されている（特
開昭５９−９０１２６号公報）しかし、マイクロプロセ
ッサやＣＰＵボード等が開発中である場合には、このデ
バッグを行なうことができず、したがって、ソフトウェ
ア開発とハードウェア開発とを同時並行して行なうこと
ができず、全体の開発期間が長くなる。
そこで従来では、プログラム中の入出力命令を、何もし
ないＮＯＰ命令で置き換えたり、無条件分岐命令を付加
して入出力命令を飛ばすことにより対処していた。また
は、入出力命令の直前にブレークポイントを設定してこ
の位置でプログラムの実行を強制的に停止させ、キーボ
ードを操作して、入出力命令を実行したら変化するであ
ろうレジスタまたはメモリに適当な値を書き込んだ後、
入出力命令を飛ばして再実行させるという操作を何回も
行なっていた。
ないＮＯＰ命令で置き換えたり、無条件分岐命令を付加
して入出力命令を飛ばすことにより対処していた。また
は、入出力命令の直前にブレークポイントを設定してこ
の位置でプログラムの実行を強制的に停止させ、キーボ
ードを操作して、入出力命令を実行したら変化するであ
ろうレジスタまたはメモリに適当な値を書き込んだ後、
入出力命令を飛ばして再実行させるという操作を何回も
行なっていた。
［発明が解決しようとする課題］
しかし、入出力命令を全く無視すればハードウェアデバ
ッグが全く行なわれず、また、ブレークポイント設定法
は、煩雑であるとともに、入出力の結果のみを用いるの
でハードウェアデバッグとしては不充分である。
ッグが全く行なわれず、また、ブレークポイント設定法
は、煩雑であるとともに、入出力の結果のみを用いるの
でハードウェアデバッグとしては不充分である。
本発明の目的は、このような問題点に鑑み、ターゲット
プログラム中の入出力処理をもシミュレートすることが
できるシミュレータを提供することにある。
プログラム中の入出力処理をもシミュレートすることが
できるシミュレータを提供することにある。
［課題を解決するための手段］
第１図は本発明の原理構成を示す。
図中、１は主記憶装置であり、オペレーティングシステ
ム（Ｏ３）ｌｃ、ターゲットプログラム１ａ及び該ター
ゲットプログラム１ａを解釈実行するためのシミュレー
タプログラムＩｂがロードされている。
ム（Ｏ３）ｌｃ、ターゲットプログラム１ａ及び該ター
ゲットプログラム１ａを解釈実行するためのシミュレー
タプログラムＩｂがロードされている。
２はＣＰＵであり、バス４を介して主記憶装置１に接続
され、オペレーティングシステム１ｃの下でシミュレー
タプログラム１ｂを実行する。
され、オペレーティングシステム１ｃの下でシミュレー
タプログラム１ｂを実行する。
３は入出力インタフェースであり、バス４を介してＣＰ
Ｕ２に接続されている。
Ｕ２に接続されている。
５、〜５７は入出力装置であり、入出力インタフェース
３に接続され、ＣＰＵ２の実行により入出力インタフェ
ース３を介して制御される。
３に接続され、ＣＰＵ２の実行により入出力インタフェ
ース３を介して制御される。
シミュレータプログラム１ｂは、ターゲットプログラム
１ａに含まれる入出力処理を入出力装置５、〜５ｆｉに
対する入出力処理に置き換え、スーパバイザコールを行
なってオペレーティングシステム１ｃに制御権を移し該
入出力処理を実行させる。
１ａに含まれる入出力処理を入出力装置５、〜５ｆｉに
対する入出力処理に置き換え、スーパバイザコールを行
なってオペレーティングシステム１ｃに制御権を移し該
入出力処理を実行させる。
［作用］
ターゲットコンピュータ（マイクロコンピュータ）のＯ
８はホストコンピュータの０３１ｃよりも構成が簡単で
あり、両者は異なる。しかし、ＯＳの入出カル−チンは
両者で類似している。したがって、上記の如く構成すれ
ば、ターゲットプログラム中の入出力処理をもシミュレ
ートすることができ、マイクロプロセッサやＣＰＵボー
ド等が開発中であっても、ソフトウェア開発とハードウ
ェア開発とを同時並行して行なうことが可能となる。
８はホストコンピュータの０３１ｃよりも構成が簡単で
あり、両者は異なる。しかし、ＯＳの入出カル−チンは
両者で類似している。したがって、上記の如く構成すれ
ば、ターゲットプログラム中の入出力処理をもシミュレ
ートすることができ、マイクロプロセッサやＣＰＵボー
ド等が開発中であっても、ソフトウェア開発とハードウ
ェア開発とを同時並行して行なうことが可能となる。
［実施例］
以下、図面に基づいて本発明の一実施例を説明する。
第３図はシミュレータのハードウェア構成を示す。
１０は主記憶装置であり、不図示のマイクロコンピュー
タを用いたターゲットマシン用のプログラム１１、この
ターゲットプログラム１１を１命令づつ解釈し模擬実行
するためのシミュレータプログラム１２及びオペレーテ
ィングシステム（Ｏ３）１３がロードされている。また
、主記憶装置１０には、ターゲットプログラム１１とシ
ミュレータプログラム１２との共通利用データ領域であ
るソフトインタフェース１４及びシミュレータプログラ
ム１２と０５１３の共通利用データ領域であるソフトイ
ンタフェース１５が確保されている。
タを用いたターゲットマシン用のプログラム１１、この
ターゲットプログラム１１を１命令づつ解釈し模擬実行
するためのシミュレータプログラム１２及びオペレーテ
ィングシステム（Ｏ３）１３がロードされている。また
、主記憶装置１０には、ターゲットプログラム１１とシ
ミュレータプログラム１２との共通利用データ領域であ
るソフトインタフェース１４及びシミュレータプログラ
ム１２と０５１３の共通利用データ領域であるソフトイ
ンタフェース１５が確保されている。
２０はＣＰＵであり、○Ｓ１３の下でシミュレータプロ
グラム１２を実行することによりターゲットプログラム
１１をシミコレートする。
グラム１２を実行することによりターゲットプログラム
１１をシミコレートする。
３０は入出力インタフェースであり、各種入出力装置、
本実施例ではコンソール５１、イメージリーダ５２、磁
気ディスク装置５３及びプリンタ５４が接続されている
。
本実施例ではコンソール５１、イメージリーダ５２、磁
気ディスク装置５３及びプリンタ５４が接続されている
。
４０はバスであり、主記憶装置１０ＳＣＰＵ２０及び入
出力インタフェース３０間を接続する。
出力インタフェース３０間を接続する。
第４図はシミュレータのソフトウェア構成を示す。以下
においては、現在開発中のあるマイクロプロセッサを例
にとって説明する。
においては、現在開発中のあるマイクロプロセッサを例
にとって説明する。
（６０）ターゲットプログラム１１からｌ命令を取込み
、 （６１）この命令が保護リングｌヘジャンプするソフト
ウェア割込み命令ＪＲＮＧ＃１（スーパバイザコール）
であるかどうかを判定する。
、 （６１）この命令が保護リングｌヘジャンプするソフト
ウェア割込み命令ＪＲＮＧ＃１（スーパバイザコール）
であるかどうかを判定する。
ここに保護リングとは記憶保護レベルの低いリングから
記憶保護レベルの高いリングへアクセスするのを禁止す
るためのものであり、ＪＲＮＧ＃ｎ命令（ｎが小さいほ
ど記憶保護レベルが高い）を用いた時のみレベルの低い
リングから高いリングｎヘジャンプすることが可能とな
っている。
記憶保護レベルの高いリングへアクセスするのを禁止す
るためのものであり、ＪＲＮＧ＃ｎ命令（ｎが小さいほ
ど記憶保護レベルが高い）を用いた時のみレベルの低い
リングから高いリングｎヘジャンプすることが可能とな
っている。
ターゲットコンピュータでは、入出力処理を行う場合、
このＪＲＮＧ ＃１命令を用いてターゲット用Ｏ３の
人出カル−チンを実行させるようになっているものとす
る。ＪＲＮＧ ＃１命令により実行される内容は、こ
の命令実行前にソフトウェアインタフェース１４に設定
されたパラメータによって決まる。しかし、ターゲット
コンピュータのＯ５とホストコンピュータの０３１３と
は一般に異なるので、パラメータの渡し方も異なる。
このＪＲＮＧ ＃１命令を用いてターゲット用Ｏ３の
人出カル−チンを実行させるようになっているものとす
る。ＪＲＮＧ ＃１命令により実行される内容は、こ
の命令実行前にソフトウェアインタフェース１４に設定
されたパラメータによって決まる。しかし、ターゲット
コンピュータのＯ５とホストコンピュータの０３１３と
は一般に異なるので、パラメータの渡し方も異なる。
ソフトインタフェース１５は、ターゲットコンピュータ
のＯ８用のパラメータ（定められたパラメータブロック
に格納されている内容）を０３１３用に変換して格納す
るための領域である。
のＯ８用のパラメータ（定められたパラメータブロック
に格納されている内容）を０３１３用に変換して格納す
るための領域である。
ＪＲＮＧ ＃１命令でなければ、
（６２）通常のシミュレーション、すなわち、入出力処
理以外の周知のシミュレーションを行う。
理以外の周知のシミュレーションを行う。
ステップ６１でＪＲＮＧ ＃１命令であれば、（６３
）ソフトインタフェース１４に書き込まれたパラメータ
から入出力処理を解釈し、○Ｓ１３用のパラメータに変
換してソフトインタフェース１５に書き込む。
）ソフトインタフェース１４に書き込まれたパラメータ
から入出力処理を解釈し、○Ｓ１３用のパラメータに変
換してソフトインタフェース１５に書き込む。
第５図はソフトインタフェース１４の１構成要素、すな
わちターゲットプログラム１１が用いるパラメータブロ
ックの１形式を示す。ＣＴＲＬ ＢＬＫはパラメータ
ブロックの先頭アドレスを示す。このパラメータブロッ
クは１ワード（３２ビツト）であり、第０〜７ビツトに
機能番号、第８〜１５ビツトにエラースティタス、第１
６〜２３ビツトにファイル番号、第２４〜３１ビツトに
データが書き込まれる。
わちターゲットプログラム１１が用いるパラメータブロ
ックの１形式を示す。ＣＴＲＬ ＢＬＫはパラメータ
ブロックの先頭アドレスを示す。このパラメータブロッ
クは１ワード（３２ビツト）であり、第０〜７ビツトに
機能番号、第８〜１５ビツトにエラースティタス、第１
６〜２３ビツトにファイル番号、第２４〜３１ビツトに
データが書き込まれる。
この機能番号は例えば次のような処理内容を示す。
機能番号 機能名 処理内容
００ ８ＸＩＴ プログラム実行の終了１０
０ＰＢＮ ファイルのオープン１１ Ｃ
ＬＯ５Ｅ ファイルのクローズ２０ ＧＢＴＣ
ファイルから１バイト読出し２１ ＰＵＴＣファ
イルへ１バイト書込み２２ ＧＢＴＢ ファ
イルからｎバイト読出し２３ ＰＵＴＢ フ
ァイルへｎバイト書込み２４ ＧＢＴＳ フ
ァイルから文字列読出し２５ Ｐ［ｌＴＳ
ファイルへ文字列書込み３０ ＣＥＯＦ フ
ァイル終了コードのチエツク ３１ ＳＥ！ＥＫ アクセスポイントの変更
３２ ＧＢＴＰＴＲアクセスポイントの読み取り
なお、実際には、ＪＲＮＧ ＃１命令を用いて、上記
機能番号で区別される、入出力処理以外の処理も行われ
るが、本実施例では説明の簡単化の為に、ＪＲＮＧ
＃１命令は入出力処理を行う時のみ実行するものと仮定
する。
０ＰＢＮ ファイルのオープン１１ Ｃ
ＬＯ５Ｅ ファイルのクローズ２０ ＧＢＴＣ
ファイルから１バイト読出し２１ ＰＵＴＣファ
イルへ１バイト書込み２２ ＧＢＴＢ ファ
イルからｎバイト読出し２３ ＰＵＴＢ フ
ァイルへｎバイト書込み２４ ＧＢＴＳ フ
ァイルから文字列読出し２５ Ｐ［ｌＴＳ
ファイルへ文字列書込み３０ ＣＥＯＦ フ
ァイル終了コードのチエツク ３１ ＳＥ！ＥＫ アクセスポイントの変更
３２ ＧＢＴＰＴＲアクセスポイントの読み取り
なお、実際には、ＪＲＮＧ ＃１命令を用いて、上記
機能番号で区別される、入出力処理以外の処理も行われ
るが、本実施例では説明の簡単化の為に、ＪＲＮＧ
＃１命令は入出力処理を行う時のみ実行するものと仮定
する。
エラースティタスは、Ｏ３での処理が終了した時にＯ８
から渡されるものであり、例えばこの値が０の場合には
正常終了したことを示し、１の場合にはエラーが発生し
たことを示す。
から渡されるものであり、例えばこの値が０の場合には
正常終了したことを示し、１の場合にはエラーが発生し
たことを示す。
また、ファイル番号は、ファイルをオーブンした時に割
り付けられたファイルの番号である。各種入出力装置５
１〜５４もファイルとして取り扱われる。
り付けられたファイルの番号である。各種入出力装置５
１〜５４もファイルとして取り扱われる。
例えば、機能番号が２１でファイル番号がコンソール５
１を示す場合には、第２４〜３１ビツトに格納されてい
る１バイトのデータをコンソール５１のデイスプレィに
表示させることを示す。この場合のターゲットプログラ
ム１１の具体例を、アセンブリ言語のニモニックで次に
示す。
１を示す場合には、第２４〜３１ビツトに格納されてい
る１バイトのデータをコンソール５１のデイスプレィに
表示させることを示す。この場合のターゲットプログラ
ム１１の具体例を、アセンブリ言語のニモニックで次に
示す。
ＭＯＶ ｔｆｃＴＲＬ ＢＬＫ、 ＲＯ；ハ５１−
９ブロツクノアドレスＣＴＲＬ ＢＬＫをレジス タＲＯに設定 ＭＯＶ、Ｂ＃Ｈ’２１．＠ＲＯ；ｙ）’レスｃＴＲＬ
ＢＬＫニ機能番号２１を設定 ＭＯＶ、Ｂ ＠ＰＩＬＢＮＩＩＭ、＠（２，ＲＯ）；７
ドＬ／ Ｘ （ＣＴＲＬ ＢＬＫ＋２）にファイル番
号 ＰＩＬＢＮＵＭを設定 ＮＯＶ、Ｂ ５ＤＡＴＡ、＠（３，ＲＯ）；ｙ ）’
しｘ （ＣＴＲＬ ＢＬＫ＋３）に書込みデータＤＡ
ＴＡを設定 ＪＲＮＧ Ｉｔｌ ；スーパバイザコール
ＣＭＰ、Ｂ Ｈ，＠（１，ＲＯ） ；アドレス（Ｃ
ＴＲＬ ＢＬＫ＋１）の内容は０？ ＢＮＢ ＢＲＲＯＲ；ｏでなければＢＲＲＯＲルーチ
ンへ 上記各命令の内容は、；の右側（コメント）に記載した
通りである。なお、オペランドのラベルＦＩＬＢＮＩＩ
Ｍ及びＤＡＴＡは定義済みの定数であ５゜（６４）次に
、スーパバイザコール命令を実行して、０８１３に対し
入出力処理のサービス要求をする。
９ブロツクノアドレスＣＴＲＬ ＢＬＫをレジス タＲＯに設定 ＭＯＶ、Ｂ＃Ｈ’２１．＠ＲＯ；ｙ）’レスｃＴＲＬ
ＢＬＫニ機能番号２１を設定 ＭＯＶ、Ｂ ＠ＰＩＬＢＮＩＩＭ、＠（２，ＲＯ）；７
ドＬ／ Ｘ （ＣＴＲＬ ＢＬＫ＋２）にファイル番
号 ＰＩＬＢＮＵＭを設定 ＮＯＶ、Ｂ ５ＤＡＴＡ、＠（３，ＲＯ）；ｙ ）’
しｘ （ＣＴＲＬ ＢＬＫ＋３）に書込みデータＤＡ
ＴＡを設定 ＪＲＮＧ Ｉｔｌ ；スーパバイザコール
ＣＭＰ、Ｂ Ｈ，＠（１，ＲＯ） ；アドレス（Ｃ
ＴＲＬ ＢＬＫ＋１）の内容は０？ ＢＮＢ ＢＲＲＯＲ；ｏでなければＢＲＲＯＲルーチ
ンへ 上記各命令の内容は、；の右側（コメント）に記載した
通りである。なお、オペランドのラベルＦＩＬＢＮＩＩ
Ｍ及びＤＡＴＡは定義済みの定数であ５゜（６４）次に
、スーパバイザコール命令を実行して、０８１３に対し
入出力処理のサービス要求をする。
〈６５）これにより内部割込みが発生して制御権が０３
１３に移り、○Ｓ１３の入出カル−チンにより処理が行
われる。この処理結果、例えば正常終了したかエラーが
発生したかどうかは、ソフトウェアインタフェース１５
に書き込まれる。次に、０３１３からシミュレータプロ
グラム１２へ制御権が戻され、 （６６）シミュレータプログラム１２は、この入出力処
理結果をターゲット用に変換してソフトインタフェース
１４の所定領域、上記例ではアドレス（ＣＴＲＬ Ｂ
ＬＫ＋１）に書き込む。
１３に移り、○Ｓ１３の入出カル−チンにより処理が行
われる。この処理結果、例えば正常終了したかエラーが
発生したかどうかは、ソフトウェアインタフェース１５
に書き込まれる。次に、０３１３からシミュレータプロ
グラム１２へ制御権が戻され、 （６６）シミュレータプログラム１２は、この入出力処
理結果をターゲット用に変換してソフトインタフェース
１４の所定領域、上記例ではアドレス（ＣＴＲＬ Ｂ
ＬＫ＋１）に書き込む。
以上のような処理を行うことにより、入出力処理を含め
た全処理を、ホストコンピュータを用いてシミュレート
することができる。
た全処理を、ホストコンピュータを用いてシミュレート
することができる。
［発明の効果］
以上説明した如く、本発明に係るシミュレータによれば
、ターゲットプログラム中の入出力処理をもシミコレー
トすることができ、マイクロプロセッサやＣＰＵボード
等が開発中であっても、ソフトウェア開発とハードウェ
ア開発とを同時並行して行なうことが可能となるという
優れた効果を奏し、ソフトウェアとハードウェアの全開
発期間の短縮化に寄与するところが大きい。
、ターゲットプログラム中の入出力処理をもシミコレー
トすることができ、マイクロプロセッサやＣＰＵボード
等が開発中であっても、ソフトウェア開発とハードウェ
ア開発とを同時並行して行なうことが可能となるという
優れた効果を奏し、ソフトウェアとハードウェアの全開
発期間の短縮化に寄与するところが大きい。
第１図及び第２図は本発明に係るシミュレータの原理構
成を示し、 第１図は本発明のハードウェア構成を示すブロック図、 第２図は本発明のソフトウェア構成を示すフローチャー
トである。 第３図乃至第５図は本発明の一実施例に係り、第３図は
シミュレータのハードウェア構成を示すブロック図、 第４図はシミュレータのソフトウェア構成を示すフロー
チャート、 第５図は第３図のソフトインタフェース１４の一構成要
素を示す図である。 １４．１５はソフトインタフェース ２０はＣＰＵ ３０は入出力インタフェース ４０はバス ５１はコンソール ５２はイメージリーダ ５３は磁気ディスク装置 ５４はプリンタ 図中、 １０は主記憶装置 １■はターゲットプログラム １２はシミュレータプログラム １３は○Ｓ 発明のハードウェア構成 第１図 発明のソフトウェア構成 第２図 シミュレータのハードウェア精成 シミュレータのソフトウェア構成 笛 ／、 固
成を示し、 第１図は本発明のハードウェア構成を示すブロック図、 第２図は本発明のソフトウェア構成を示すフローチャー
トである。 第３図乃至第５図は本発明の一実施例に係り、第３図は
シミュレータのハードウェア構成を示すブロック図、 第４図はシミュレータのソフトウェア構成を示すフロー
チャート、 第５図は第３図のソフトインタフェース１４の一構成要
素を示す図である。 １４．１５はソフトインタフェース ２０はＣＰＵ ３０は入出力インタフェース ４０はバス ５１はコンソール ５２はイメージリーダ ５３は磁気ディスク装置 ５４はプリンタ 図中、 １０は主記憶装置 １■はターゲットプログラム １２はシミュレータプログラム １３は○Ｓ 発明のハードウェア構成 第１図 発明のソフトウェア構成 第２図 シミュレータのハードウェア精成 シミュレータのソフトウェア構成 笛 ／、 固
Claims (1)
- 【特許請求の範囲】 オペレーティングシステム（１ｃ）、ターゲットプログ
ラム（１ａ）及び該ターゲットプログラムを解釈実行す
るためのシミュレータプログラム（１ｂ）がロードされ
た主記憶装置（１）と、バス（４）を介して該主記憶装
置（１）に接続され、該オペレーティングシステム（１
ｃ）の下で該シミュレータプログラム（１ｂ）を実行す
るＣＰＵ（２）と、 バス（４）を介して該ＣＰＵ（２）に接続された入出力
インタフェース（３）と、 該入出力インタフェース（３）に接続され、該ＣＰＵ（
２）の実行により該入出力インタフェース（３）を介し
て制御される入出力装置（５＿ｌ〜５＿ｎ）とを備えた
シミュレータにおいて、該シミュレータプログラム（１
ｂ）は、該ターゲットプログラム（１ａ）に含まれる入
出力処理を該入出力装置（５＿ｌ〜５＿ｎ）に対する入
出力処理に置き換え、スーパバイザコールを行なって該
オペレーティングシステム（１ｃ）に制御権を移し該入
出力処理を実行させることを特徴とするシミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1202991A JPH0367340A (ja) | 1989-08-04 | 1989-08-04 | シミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1202991A JPH0367340A (ja) | 1989-08-04 | 1989-08-04 | シミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0367340A true JPH0367340A (ja) | 1991-03-22 |
Family
ID=16466521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1202991A Pending JPH0367340A (ja) | 1989-08-04 | 1989-08-04 | シミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0367340A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06208480A (ja) * | 1993-01-11 | 1994-07-26 | Nec Corp | システムプログラムシミュレーション方式 |
-
1989
- 1989-08-04 JP JP1202991A patent/JPH0367340A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06208480A (ja) * | 1993-01-11 | 1994-07-26 | Nec Corp | システムプログラムシミュレーション方式 |
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