JPH036757A - ライトバツクデータキヤツシユメモリ装置 - Google Patents

ライトバツクデータキヤツシユメモリ装置

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JPH036757A
JPH036757A JP2125264A JP12526490A JPH036757A JP H036757 A JPH036757 A JP H036757A JP 2125264 A JP2125264 A JP 2125264A JP 12526490 A JP12526490 A JP 12526490A JP H036757 A JPH036757 A JP H036757A
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Application number
JP2125264A
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Robin W Edenfield
ロビン・ウエイン・エデンフイールド
Jr William B Ledbetter
ウイリアム・ビー・レドベツター・ジユニア
Russell A Reininger
ラツセル・エイ・レイニンガー
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Original Assignee
Motorola Inc
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0804—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with main memory updating

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一般的にデータキャッシュに関するもので、も
っと特定すると全キャッシュエントリをメモリに書き込
まずにデータキャッシュを外部メモリと無矛盾化する機
構ををするライトバックデータキャッシュメモリ装置に
関するものである。
〔従来の技術〕
バス帯域幅（ｂｕｓ　ｂａｎｄ　ｗｉｄｔｈ）の保存は
マイクロプロセッサの速さが増すに連れて重要な設計上
の考慮すべき点となっている。これらのより速いマイク
ロプロセッサはシステムバスを共をするメモリシステム
、多重プロセッサ及びＤＭＡ装置（デバイス）に対する
要求を増加する。マイクロプロセッサのＭ６８０００フ
ァミリーは典型的には中央演算処理装置（ＣＰＵ）の高
効率なパイプライン化された内部アーキテクチャのため
に、外部バス帯域幅の内の９０−９５％を利用している
。あるシステムにおいては、不十分なバス帯域幅の問題
はキャッシュ手法、特定すると大きな（すなわち、バス
サイズよりも著しく大きな）データエントリを収容する
キャッシュを用いることによって対応されてきた。
キャッシュメモリの構成方式はコンピュータ設計者によ
ってよく用いられており中央演算処理装置（ＣＰＵ）に
よる主メモリへのアクセスタイムを減小し、それゆえシ
ステム性能を向上するものである。多くの計算システム
において、主メモリはプロセッサ速度に比べて速度か遅
い、大容量アレイのメモリ装置（デバイス）から構成さ
れている。
主メモリへのアクセス期間中に、プロセッサはより動作
速度の遅いメモリ装置（デバイス）に適合させるために
、追加の待ち状態（ｗａｉｔ　５ｔａｔｅｓ）を挿入さ
せられる。メモリアクセス期間中のシステム性能はキャ
ッシュにより向上し促進され得る。
主メモリよりもサイズが小さくしかも著しく速い、キャ
ッシュはプロセッサによってしばしば使用されるデータ
及びインストラクション（命令）コードのための速いロ
ーカル記憶器（ｆａｓｔ　１ｏｃａｌ　ｓｔｏｒａｇｅ
）を提供する。キャッシュを有する計算システムにおい
て、プロセッサによるメモリ動作は最初にキャッシュと
情報交換する。より遅い主メモリはメモリ動作がキャッ
シュで完了できないときにのみプロセッサによってアク
セスされる。一般に、プロセッサはキャッシュによりそ
のメモリ動作の大部分を満足する高い確率を有する。キ
ャッシュを用いる計算システムにおいてその結果として
、プロセッサと比較的遅い主メモリとの間の実効的なメ
モリアクセスタイムを減少することができる。
キャッシュは多数の異なる特徴に従って高度に最適化さ
れる。キャッシュの性能及び設計複雑度に影響を与える
１つの重要な特徴はプロセッサあるいは代替バスマスタ
ー（ｂｕｓ　ｍａｓｔｅｒ）による書込みの操作取扱い
である。データあるいはインストラクション（命令）コ
ードの特定なものの２つのコピー、主メモリ内に１つ、
キャシュに写し、が存在し得るので、主メモリもしくは
キャッシュへの書込みは結果として２つの記憶システム
の間の矛盾化（ｉｎｃｏｈｅｒｅｎｃｙ）となり得る。
例えば、特定のデータがキャッシュと主メモリとの両方
における所定のアドレスにストアされている。所定のア
ドレスへのプロセッサ書込み期間中に、プロセッサはま
ずそのデータのためのキャッシュの内容をチエツクする
。キャッシュにおけるそのデータを見つけた後、プロセ
ッサは新しいデータを所定のアドレスにおいてキャッシ
ュに書込みに行く。結果として、データが主メモリ内で
はな（キャッシュ内において修飾（ｍｏｄｉｆｙ）され
、それゆえ、キャッシュ及び主メモリが矛盾化（ｉｎｃ
ｏｈｅｒｅｎｔ）となる。同様にして、他の代替バスマ
スターを有するシステムにおいて、代替バスマスターに
よる主メモリへの直接メモリアクセス（Ｄｉｒｅｃｔ　
Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ）（ＤＭＡ）書込みがキャ
ッシュではなく主メモリにおいてデータを修飾する。も
う−度、キャッシュと主メモリが矛盾化（ｉｎｃｏｈｅ
ｒｅｎｔ　）となる。
プロセッサ書込み中のキャッシュと主メモリとの間の矛
盾化（Ｊｎｃｏｈｅｒｅｎｃｙ）は２つの技術を用いて
処理できる。第１の技術において、゛ライトスル−（ｗ
ｒ目ｅ−ｉｒｏｕｇｈ　）’キャッシュはプロセッサ書
込み期間中にキャッシュと主メモリとの両方に書込むこ
とによってキャッシュと主メモリとの間の無矛盾化を保
証する。キャッシュと主メモリの内容は必ず同一であり
、そのために２つの記憶システムは必ず無矛盾化（ｃｏ
ｈｅｒｅｎｔ）である。第２の技術において、　゛ライ
トバック（ｗｒｉｔｅ−ｂａｃｋ）’　　もしくは　゛
コピーバック（ｃｏｐｙ−ｂａｃｋ）’キャッシュはキ
ャッシュのみに書込み、プロセッサによって変更された
キャッシュエントリを指定する　“ダーティ（ｄｉｒｔ
ｙ）”　（不一致）ビットをセットすることによってプ
ロセッサ書込みを処理する。キャッシュミス（ｍｉｓｓ
＞’　に終る、プロセッサによるキャッシュをアクセス
する次の引き続く試みは、リブレイスメシトアルゴリズ
ムにリプレイスメシトに代えてダーティ（不一致）キャ
ッシュエントリを選択させて、かつ全ダーティ（不一致
）（変更された）キャッシュエントリを主メモリに転送
することを可能とする。新しいデータはダーティ（不一
致）エントリによって空白にされた位置にあるキャッシ
ュに書込まれる。
従来の技術においては、コピーバックモードで動作する
プロセッサかいくつか存在する。これらのプロセッサは
主メモリ（記憶）への全キャッシュラインの書込みモー
ド転送によってダーティキャッシュエントリをアンロー
ド（ｕｎｌｏａｄ）する。キャッシュエントリはシステ
ムバスサイズよりも著しく大きいので、主メモリへの全
キャッシュラインツバ−スト書込み（ｂｕｒｓｔ　ｗｒ
ｉｔｅ）はバスバンド幅のかなりの著しい部分を利用し
ている。さらには、このタイプのプロセッサはキャッシ
ュラインの　°クリーン（ｃｌｅａｎ）’　（一致）も
しくは非修飾部分、と　゛ダーティ′　（不一致）もし
くは修飾部分との間を区別することはない。本質的には
、これらのプロセッサはキャッシュライン当たりただ１
つのダーティ（不一致）ビット及び１つの有効（Ｖａｌ
ｉｄ）ビットを提供する。結果として、キャッシュエン
トリの部分（すなわち、ひとつの長ワード（ｌｏｎｇ　
ｗｏｒｄ））のダーティ（不一致）状態は主メモリへの
全キャッシュライン（すなわち、４つの長ワード）の書
込みとなる。従って、キャッシュを維持するために必要
とされるバス帯域幅はより大きく、バス利用度は効率的
ではない。
〔発明が解決しようとする課題〕
従って、本発明の目的の１つはメモリへの置換（リプレ
イス）された“ダーティ”　（不一致）エントリの書込
みのためのバンド幅要求を低減化することによってバス
効率を増大するライトバックキャッシュを提供すること
である。
本発明の別の目的の１つはキャッシュエントリの様々な
サイズをアンロードできるライトバックキャッシュを提
供することである。
本発明のさらに別の目的の１つはバスのサイズに対応す
るキャッシュエントリのダーティ（不二致）部分のみを
アンロードできるライトバックキャッシュを提供するこ
とである。
〔課題を解決するための手段〕
本発明のこれらの及び他の目的は、データプロセッサと
、複数のデータエントリをストアし、複数のメモリアド
レスによって同定されプロセッサへのデータエントリを
提供するメモリと、第１の制御信号に応答してメモリと
データプロセッサとの間の複数のデータエントリを転送
する第１通信バスと、バス制御器と、複数のキャッシュ
ラインの各々に複数のデータビットを含むアドレス可能
なデータキャッシュエントリをストアし、第１の書込み
モードで修飾されたデータエントリをデータプロセッサ
から受信し、第２の書込みモードでメモリへのアドレス
可能なデータエントリの複数のビットの内の少なくとも
１つのビットを転送するキャッシュと、 該キャッシュは、複数のキャツンユラインの各々に複数
のデータビットを含むアドレス可能なデータキャッシュ
エントリをストアし、キャッシュラインが宵効であるこ
とを示す第１の状態エントリをストアし、複数のデータ
ビットはアドレス可能なデータキャッシュエントリに対
応するメモリアドレスにおいてデータエントリと無矛盾
化もしくは矛盾化することを示す複数のデータビットの
各々に対応する第２の状態エントリをストアするレジス
タと、複数のデータビットがアドレス可能なデータエン
トリに対応するメモリアドレスにおけるデータエントリ
と矛盾化しているということを対応する第２の状態エン
トリが示す時に、キャンシュからの修飾されたデータエ
ントリを受信しかつメモリへ修飾されたデータエントリ
を転送しメモリから複数のリプレイスメントデータエン
トリを受信しキャッシュへ複数のリプレイスメントデー
タエントリを転送する、キャッシュとバス制御器に結合
された複数のバッファと、及び複数のデータビットの各
々に対応する第２の状態エントリを読出し、メモリへの
修飾されたデータエントリの転送を制御し、かつ複数の
バッファからキャッシュへの複数のリプレイスメントデ
ータエントリの転送を制御する複数のバッファとレジス
タに結合されたキャッシュ制御器とから成る、データ処
理システムにおいて達成される。
〔概　要〕
ライトバック（ｗｒｉｔｅ−ｂａｃｋ）　（コピーバッ
ク（ｃｏｐｙ−ｂａｃｋ）　）モードで動作可能なデー
タキャッシュである。データキャッシュの設計は、メモ
リへ全キャッシュエントリを書込まずに、データキャッ
シュをメモリと無矛盾化させる機構を提供し、それ故に
バス利用度を低減化する各データキャッシュエントリは
３つの項目、即ちデータ、タグアドレス（ｔａｇ　ａｄ
ｄｒｅｓｓ）及び混成サイズ状態フィールド（ｍｉｘｅ
ｄ　５ｉｚｅ　５ｔａｔｕｓ　ｆｉｅｌｄ）から成る。
混成サイズ状態フィールドはデータキャッシュエントリ
の有効性を示す１つのビットと及びエントリがメモリに
書込まれていない（ｄｉｒｔｉｎｅｓｓ（不一致））デ
ータを含むかどうかを示す多重ビットとを提供する。多
重ダーティビットはダーティ（不一致）エントリをアン
ロードするのに使われるメモリアクセスの数を最小とす
るのに十分な情報をデータキャッシュ制御器に提供する
。データキャッシュ制御器はダーティ−（不一致）デー
タをメモリに書込むのに要するアクセスの量とタイプを
決定するために多重ダーティ（不一致）ビットを利用す
る。
クリーン（一致）（非修飾）であるとしてリプレイス（
ｒ６ｐｌａｃｅｄ）されているエントリの部分はメモリ
には書込まれない。
〔実施例〕
“肯定する（ａｓｓｅｒｔ）”、“肯定（ａｓｓｅｒｔ
ｉｏｎ）”、“否定する（ｎｅｇａｔｅ）”及び“否定
（ｎｅｇａｔｉｏｎ）“という用語は、“アクティブハ
イ（ａｃｔｉｖｅ　ｈｉｇｈ）“と“アクティブロー（
ａｃｔｉｖｅ　ｌｏｗ）”の信号の混成を取扱う時に、
混同を避けるために使われるであろう。“肯定する″及
び“肯定”は信号がアクティブもしくは論理的に真（ｔ
ｒｕｅ）であると考えられることを示すのに使われる。
“否定する“及び“否定”は信号がイナクティブもしく
は論理的に偽（ｆａｌｓｅ）であると考えられることを
示すのに使われる。
第１図に図示するのはデータ処理システム１０の望まし
い実施例のブロック構成図であり、ＣＰＵ１２、データ
キャッシュ制御器（コントローラ）１４、ライトバック
キャッシュ１６、内部バス■８、バスインタフェース制
御器（コントローラ）２０、バッファ２２、システムバ
ス２４、主メモリ（記憶）２６、ＤＭＡユニット２８、
及びディスク３０から成る。データ処理システム１０は
典型的なユニプロセッサシステムを図示し、本発明を支
援するように設計された単一のキャッシュを用いている
。図示の形式において、ＣＰＵ１２は命令語の所定のセ
ット（ｓｅｔ）を実行する第１の内部機能ユニットであ
る。データキャッシュ制御器（コントローラ）１４はバ
スインタフェース制！Ｄ器（コントローラ）２０及びＣ
ＰＵＩ２から制御信号を受信し、ライトバックキャッシ
ュ１６と、ＣＰＵ　１２と、及びバスインタフェース制
御器（コントローラ）２０との間のデータ転送を管理す
る、第２の内部機能ユニットである。ＣＰＵ１２が、ビ
ル・レドベツタらによって発明され、同時係属出願中の
“ライトバックキャッシュと主メモリとの間の無矛盾化
を維持するデータパススヌープ制御方法”シリアルＮｏ
、５Ｃ−００７２３Ａ、と題する本件出願の譲受人と同
じ譲受人に譲渡された特許出願において記載されたよう
なカレントバスマスタではない時に、システムバス２４
をモニタすることによって、ライトバックキャッシュ１
６と主メモリ２６との間の無矛盾化を維持するためにデ
ータキャッシュ制御器Ｉ４もまたパススヌービング（ｂ
ｕｓ　ｓｎｏｏｐｉｎｇ）を支援する。ライトバックキ
ャッシュ１６は第３の機能ユニットであり、データキャ
ッシュ制御器ｊ４、バッファ２２、内部バス１８に結合
されている。ライトバックキャッシュ１６はキャッシュ
を読出し、書込み、アップデートし、無効化し、フラツ
ノユ（Ｈｕｓｈ）するのに必要な適当なるロジックを含
む。望ましい実施例において、３つの内部機能ユニット
か同時に動作し、最大保持性能（ｍａｘｉｍｕｍ　５ｕ
ｓｔａｉｎｅｄ　ｐｅｒｆｏｒｍａｎｃｅ）を提供する
。
第３図Ａ及び第３図Ｂに図示するのはライトバックキャ
ッシュ１６の望ましい実施例を図示するブロック構成図
である。第２図が第３図Ａ及び第３図Ｂのブロック構成
図の正しい配置構成を図示している。望ましい実施例に
おいて、ライトバックキャッシュ１６はページメモリ管
理ユニットの翻訳ルックアサイド（ｌｏｏｋ−ａｓｉｄ
ｅ）バッファ（ＴＬＢ）３４．４つのキャッシュブロッ
ク３６．３８．４０．４２．４つの比較器４４．４６．
４８．５０、マルチプレクサ（ＭｕＸ）５２．５４．６
０、及び１つのＯＲゲート５８から成る。４つのキャッ
シュブロック３６．３８．４０．４２の各々は６４セツ
トの４つの１６バイトデータキヤツシユライン（ＩＪＩ
−ＩＪ４）３２を含み、各長ワード（ＬＷ）が３２個の
連続ビットから成り、全キャッシュデータ貯蔵は４ＫＢ
となる。従って、ライトバックキャッシュ１６は４ウエ
イ（ｗａｙ）のセットアソシアティブ（ｓｅｔ−ａｓｓ
ｏｃｉａｔｉｖｅ）キャッシュとして組織され、各キャ
ッシュラインのセット数が主メモリ２６の最小ページサ
イズの関数となる。
動作において、ライトバックキャッシュ１６はページメ
モリ管理ユニットの翻訳ルックアサイドバッファ（ＴＬ
Ｂ）３４によって発生される物理的アドレスによってア
クセスされる。ＴＬＢ３４はＣＰＵ　１２から論理ペー
ジアドレス５６を受信し論理アドレスの上位アドレスビ
ットの所定数を物理的アドレスに翻訳する。論理ページ
アドレス５６は２つのフィールド、ページフレームとペ
ージオフセットから成る。ページフレームは論理ページ
アドレス５６の上位アドレスビットを含み、一方ページ
オフセットは下位アドレスビットを含む。透過な翻訳（
ｔｒａｓｐａｒｅｎｔ　ｔｒａｎｓｌａｔｉｏｎ）によ
り、物理的アドレスと論理アドレスがページオフセット
におけるアドレスビットの所定の数に対しては同じであ
る。透過に翻訳された物理的アドレスはライトバックキ
ャッシュ１６をアクセスするために使用されている。従
って、ページオフセットフィールド（例えばＰＡ＋９・
４））内に含まれた所定数の物理的アドレスビットはラ
イトバックキャッシュ１６の６４セツトの内の１つを選
択するために用いられている。同様に、ページオフセッ
ト　（たとえばＰＡ［３：２］）からの所定数のアドレ
スビットはデータキャッシュライン３２における適当な
るビットを選択するときに使われる。
ライトバックキャッシュ１６の各データキャツノユライ
ン３２に関連するのはアドレスタグ（ＴＡＧ）とステー
タス（状態）情報である。留意すべきことは、データキ
ャッシュライン３２における状態情報の配置が図示の目
的のためにのみ第３図Ａ及び第３図Ｂにおいて変更され
ているという点である。各々のデータキャッシュライン
３２に対する状態情報は、データキャッシュエントリ３
２における、ライン当りの有効性（第１状態エントリ）
、と各長ワード（ＬＷ）当りの書込み状態−“ダーティ
度（不一致性）　”　（ｄｉｒｔｉｎｅｓｓ）　（第２
の状態エントリ）から成る。従って、データキャッシュ
ライン３２は、第４図に図示するように、各長ワード（
ＬＷＩ−ＬＷ４）と関連した第１　ノＶＡＬＩＤ（Ｖ）
　（有効）ビットとＤＩＲＴＹ（Ｄ）　（不一致）ビッ
トとを有する。各データキャッシュライン３２に対して
３つの可能な状態、即ちＶＡＬＩＤ　（有効）　、ＩＮ
ＶＡＬＩＤ　（無効’Ｉ　、ＤＩＲＴＹ　（不一致）が
ある。ＶＡＬＩＤ　（有効）ビットがクリア（ｃｌｅａ
ｒ）である時、キャッシュライン内にはいかなるデータ
もストアされず、ｌ　ＮＶＡＬ　Ｉ　Ｄ（無効）状態を
表わす。ＶＡＬＩＤ（Ｖ）　（有効）ビットがセットさ
れ、かつＤＩＲＴＹ　（不一致）ビットがセットされな
い時に、データキャッシュラインにおけるエントリは有
効となり、対応するメモリ位置における主メモリ（記憶
）２６内にストアされたデータと無矛盾化するデータを
含む。ＶＡＬＩＤ　（有効）ビットがセットされ、かつ
１つもしくはそれ以上のＤＩＲＴＹ　（不一致）ビット
がセットされる時、キャッシュライン内のデータは有効
となるが、主メモリ２６と矛盾化する。
論理ページアドレス５６　（例えばＰＡ（３１：１３１
）の所定数の上位ビットがＴＬＢ３４によって翻訳され
、しかもページオフセット　（例えばＰＡ　（１２：１
０１）からの所定数のビットと組み合わされてＰＨＹＳ
ＩＣＡＬ　ＴＡＧ　ＡＣ）ＤＲＥＳＳ　（物理的タグア
ドレス）を発生する。ページオフセットがＴＬＢ３４の
翻訳プロセス中に使用できることから、論理アドレスビ
ットの翻訳はライトバックキャッシュ１６内におけるセ
ットアレイへのアクセスと同時に発生する。ＰＨＹＳＩ
ＣＡＬ　ＴＡＧ　ＡＤＤＲＥＳＳ　（物理的タグアドレ
ス）は、キャッシュライン（０−３）の選択されたセッ
トからの各データキャッシュライン３２のＴＡＧ　（タ
グ）アドレスフィールドとの比較のために、比較器４４
．４６．４８．５０に導かれる。もしも４つの比較器４
４．４６．４８、もしくは５０の内の１つがキャツンユ
ライン（０−３）の選択されたセットのデータキャッシ
ュライン３２のひとつのためのＴＡＧ　（タグ）アドレ
スフィールドがＰＨＹＳＩＣＡＬ　ＴＡＧに一致（整合
）するということを示し、整合するデータキャッシュラ
イン３２に対する状態情報が、エントリが有効（ｖａｌ
ｉｄ）であるということを示すならば、キャッシュ“ビ
ット“（“ｂｉｔ”）が発生し、しかもＨＩＴ信号が肯
定される。代りに、もしもキャッシュライン（０−３）
の選択されたセットからのデータキャッシュライン３２
のＴＡＧ　（タグ）アドレスフィールドのどれもがＰＨ
ＹＳＩＣＡＬ　ＴＡＧ　ＡＤＤＲＥＳＳ　（物理的タグ
アドレス）と整合しないならば、キャッシュ“ミス”じ
ｍ１ｓｓ“）が発生しｌ−１）Ｔ信号は否定される。４
つの比較器４４．４６．４８．５０の各々はＯＲゲート
５８にそれぞれ“ビット”　（“ｂｉｔ”）ステータス
を提供する。ＯＲゲート５８はアドレス比較“ビット”
（”ｂｉｔ”）もしくは“ミス”　（’ｍ１ｓｓ’）　
（ＨＩＴ”はＨＩＴの補数）のステータスを反映するデ
ータキャッシュ制御器１４へＨＩＴ信号を転送する。
ＣＰＬ１）２がデータオペランド（ｄａｔａ　ｏｐｅｒ
ａｎｄ）を転送する毎に、ライトバックキャッシュ１６
の比較器４４．４６．４８．５０はオペランドアドレス
（ＰＨＹＳＩＣＡＬ　ＴＡＧ　ＡＤＤＲＥＳＳ）の、選
択されたセットのライン（０−３）の様々なＴＡＧ　（
タグ）アドレスフィールドとの比較を実行して、要求さ
れたオペランドがライトバックキャッシュ１６内に所在
するかどうかを決定する。ライトバックキャッシュ１６
において“ビット”（“ｂｉｔ”）する、ＣＰＵ１２に
よって起動される書込みアクセスは選択されたデータキ
ャッシュライン３２をＣＰｔＪ１２によって提供された
データでアップデーｔ−（ｕｐｄａｔｅ）させる。従っ
て、ＣＰＵ１２はデータキャッシュライン３２における
適当なデータエントリ（ＬＷＩ−ＬＷ４）のためにＤＩ
ＲＴＹ　（不一致）ビットをセットし、データエントリ
（ＬＷＩ　−ＬＷ４　）が修飾されたことを示す。ＣＰ
Ｕ１２が主メモリ２６をアップデートするのに同時のバ
ス書込みサイクルを実行しないので、修飾されたキャッ
シュライン３２内にストアされたデータは今や主メモリ
２６内における対応するメモリ位置においてストアされ
たデータと矛盾化する。このようにして、データキャッ
シュライン３２の内の少なくとも一部分はＤＩＲＴＹ　
（不一致）データエントリかりプレイスメシトのために
選択されるか、もしくはＣＰＵＩ２によって無効化され
るまで、ＤＩＲＴＹ　（不一致）状態に留どまる。
第４図に示すのは、ライトキャッシュ１６に対するデー
タキャッシュエントリのりプレイスメシト方式の望まし
い実施例を図示するブロック構成図である。ライトバッ
クキャッシュ１６における３つのイベント（ｅｖｅｎｔ
ｓ）の発生はデータエントリリプレイスメシト方式をト
リが（起動）する。イベントｌはＣＰＵ１２によって提
供されるアドレスがライトバックキャッシュ１６におい
て“ミス”じｍ１ｓｓ−ｔ、、しかもリプレイスされる
データキャッシュライン３２がＤＩＲＴＹ　（不一致）
である時に、発生する。イベント２はＣＰＵ１２によっ
て提供されるアドレスがライトバックキャッシュ１６に
おいて″ミス”し、しかもリプレイスされるデータキャ
ッシュライン３２がＶＡＬＩＤ（有効）（クリーン（一
致））である時に、発生する。イベント３はＣＰＵ１２
によって提供されるアドレスがライトバックキャッシュ
１６において“ビット”し、しかもＤＩＲＴＹ　（不一
致）ビットが、修飾されたデータキャッシュライン３２
内における適当なるデータエントリ（ＬＷＩ　−ＬＷ４
）に対してセットされるようにする時に発生する。
基本的には、イベント１及び２はＣＰＵ１２がアクセス
を書込もうとするエントリがライトバックキャッシュ１
６内に所在せず、従ってキャッシュ“ミス”（’ｍ１ｓ
ｓ”）を生じさせる時に発生する。イベント１のキャッ
シュ“ミス”（”ｍ１ｓｓ”）とイベント２のキャッシ
ュ“ミス”（“ｍ１ｓｓ″）との唯一の著しい相違はデ
ータキャッシュライン３２の状態がリプレイスされるこ
とである。イベントｌの場合には、リプレイスされるデ
ータキャッシュライン３２内におけるデータエントリ（
ＬＷＩ　−ＩＪ４）の１つもしくはそれ以上がＤＩＲＴ
Ｙ　（不一致）であるが、一方、イベント２の場合には
、リプレイスされるデータキャッシュライン３２内にお
けるデータエンｈ　’）　（ＬＷＩ　−ＬＷ４）がＶＡ
ＬＩＤ（有効）（クリーン（一致））である。以下の説
明はライトバックキャッシュＩ６における“ミス”じｍ
１ｓｓ”）をトリガするイベントを例示するが、しかし
ながら、キャッシュ“ミス”（’ｍ１ｓｓ”）の検知に
続くイベントはデータキャッシュライン３２の状態に依
存する。
ＣＰＵ１２はデータキャッシュ制御器１４ヘリクエスト
を送り所与のアドレスにおいてライトバックキャッシュ
１６にデータエントリを書込む。データキャッシュ制御
器（コントローラ）１４は、選択されたセットのための
４つのＴＡＧ　（タグ）アドレスフィールドの各々と比
較するため、ＴＬＢ　３４がＰ）ＩＹｓＩｃＡＬ　ＴＡ
Ｇ　ＡＤＤＲＥＳＳ　（物理的タグアドレス）を（ＣＰ
Ｕ１２によって提供されたアドレスに対応して）発生す
ることを待つ。比較器４４．４６．４８、及び５０はＰ
ＨＹＳＩＣＡＬ　ＴＡＧ　ＡＤＤＲＥＳＳと選択された
セットのキャッシュライン（０−３）の各データキャッ
シュライン３２に対するそれぞれのＴＡＧ　（タグ）ア
ドレスフィールドとを比較する。
−旦、比較が完了し、アドレスの不整合が起こると、各
ラインの“ビット“（“ｈｉｔ″）ステータスかＯＲゲ
ート５８に対して供給される。ＯＲゲート５８はデータ
キャッシュ制御器１４に“ミス”（“ｍ１ｓｓ″）　（
ＨＩＴ”　）信号を送る。キャッシュ“ミス”（“ｍ１
ｓｓ”）が発生したＯＲゲート５８からの連絡の受信に
応答して、データキャッシュ制御器１４がバスインタフ
ェース制御器２０に対する第１のＲＥＱＬＩＥＳＴ（要
求、リクエスト）を発生し、内部レジスタ（図示されて
いない）内の様々な状態情報と共に、バスインタフェー
ス制御器２０がＲＥＱＵＥＳＴ信号を受信するまで、リ
クエストされたキャッシュラインのためのアドレスをス
トアする。バスインタフェース制御器２０によるＲＥＱ
ＵＥＳＴ信号の肯定応答に際して、データキャッシュ制
御器１４はアドレス、状態情報、及び読出し信号をバス
インタフェース制御器２０に転送する。リクエストされ
たキャッシュラインは主メモリ２６から読出され、選択
されたセットのキャッシュライン（０−３）の１つにお
けるデータキャッシュライン３２に書込まれる。
イベント１のキャッシュ“ミス”（“ｍ１ｓｓ”）の場
合には、第１のＲＥＱｔＪＥＳＴ信号と同時に、データ
キャッシュ制御器１４は、修飾されたデータキャッシュ
ライン３２内に含まれた、ＤＩＲＴＹ　（不一致）ビッ
トを読出し、全データキャッシュライン３２がメモリに
書込まれるべきか、もしくは代りに、長ワードＬＷＩ　
−ＬＷ４の内の１つだけがメモリに書込まれるべきかど
うかを決定する。修飾されたデータキャッシュライン３
２の内のＤＩＲＴＹ　（不一致）ビットを読出した後、
データキャッシュ制御器１４はメモリへの遅延書込みの
必要サイズ（ｒｅｑｕｉｓｉｔｅ　５ｉｚｅ）を決定す
る。同時に、データキャッシュライン３２からのＴＡＧ
アドレスと必要な数のデータエントリ（ＬＷＩ　−ＬＷ
４）はデータキャッシュ制御器１４によって読出され、
ブツシュバッファ２２ｂ内にストアされる。−旦、プツ
ンユバツファ２２ｂが充満されると、データキャッシュ
制御器１４がバスインタフェース制御器２０への新しい
ＲＥＯＵＥＳＴ信号を発生し、ＶＡＬＩＤ（有効）ビッ
トをクリアして、ブツシュバッファ２２ｂ内にストアさ
れた情報の転送（ブツシュ）をリクエストする。もしも
１つのＤＩＲＴＹ　（不一致）ビットだけセットされた
ならば、データキャッシュ制御器１４が長ワードブツシ
ュのためにバスインタフェース制御器２０へＲＥＱＵＥ
ＳＴ　（要求）信号を送るであろう。しかしながら、２
つもしくはそれ以上のＤＩＲＴＹ　（不一致）ビットが
セットされたならば、データキャッシュ制御器１４がラ
インブツシュ（バースト転送）をリクエスト（要求）し
、全データキャッシュライン３２がリクエストの受信に
際してバスインタフェース制御器２０へ転送されるであ
ろう。
リプレイスメシトキャッシュエントリは主メモリ（記憶
）２６からバスインタフェース制御器２０ヘシステムバ
ス２４を介して転送され、バッファ２２ａにロードされ
る。バッファ２２ａが充満された後、バスインタフェー
ス制御器２０はデータキャッシュ制御器１４によってな
されたブツシュリクエストを自由に受信し、しかもデー
タキャッシュ制御器１４はリプレイスメシトエントリで
ライトバックキャッシュ１６を自由にロードする。
−旦、バスインタフェース制御器２０がブツシュリクエ
ストを受信すると、データキャッシュライン３２からＴ
ＡＧ　（タグ）アドレスと必要な数のデータエントリ（
ＬＷＩ−ＬＷ４）がバッファ２２ｂからバスインタフェ
ース制御器２０ヘプツシユアウトされる。データキャッ
シュライン３２のＤ　Ｉ　ＲＴＹ部分のみが主メモリに
“書きもどす”　（ライトバックする）ので、システム
バス２４のバンド幅の最小量が使用される。データキャ
ッシュ制御器１４はＲＥＱＵＥＳＴ信号を受信するため
にバスインタフェース制御器２０を待時するであろう。
従って、データキャッシュライン３２（もしくはその一
部分）は、ブツシュリクエストがバスインタフェース制
御器２０によって受信されるまで、ブツシュバッファ２
２ｂ内にストアされたままである。５ＴＡＴＵＳ信号の
セットはデータキャッシュ制御器１４に対してデータキ
ャッシュ制御器１４によってリクエストされたいかなる
バス転送の状態をも知らせるデータキャッシュ制御器１
４はライトバックキャッシュ１６をバッファ２２ａ内に
ストアされたりプレイスメシトエントリでロードし始め
る。すべてのＤＩＲＴＹ　（不一致）ビットは新しく修
飾されたデータキャッシュライン３２に対するそれらの
適当なる値にセットされる。例えば、キャッシュ読出し
“ミス′（“ｍ１ｓｓ”）の場合には、ＤＩＲＴＹ　（
不一致）ビットはクリアされ、ＶＡＬＩＤ（有効）ビッ
トはセットされ、データキャッシュライン３２はＶＡＬ
ＩＤ　（有効）状態に至るであろう。逆に、キャッシュ
書込み“ミス”にｍ１ｓｓ”）の場合には、リプレイス
メシトキャッシュラインはＣＰｔＪｌ、２によって提供
される新しいデータと合流しく組み合わされて）　、Ｖ
ＡＬＩＤ　（有効）ビットはセットされ、適当なるＤＩ
ＲＴＹ　（不一致）ビットはセットされ、キャッシュラ
インはＤＩＲＴＹ　（不一致）状態のままにしておく。
書込み“ミス”（ｍ１ｓｓ”）の場合には、キャッシュ
ラインはそれがＣＰＵ１２によってリプレイスされるか
もしくは無効化されるまでＤ　Ｉ　ＲＴＹ（不一致）状
態に留どまるであろう。
イベント２のキャッシュ″ミス”（“ｍ１ｓｓ”）の場
合には、データキャッシュ制御器１４はＣＰＵ１２によ
って提供されるアドレスがライトバックキャッシュ１６
において“ミス”じｍ１ｓｓｅｄ”）したことをＯＲゲ
ート５８によって通知されるであろう。データキャッシ
ュ制御器１４は、選択されたデータキャッシュライン３
２内に含まれた、状態ビットを読出し、データキャッシ
ュエントリ（Ｌｌｌｌ　−ＬＷ４　）のいづれがＤＩＲ
ＴＹ　（不一致）であるかどうかを決定する。−旦、デ
ータキャッシュ制御器Ｉ４はデータキャッシュライン３
２がＶＡＬＩＤ　（有効）であると決定すると、リクエ
ストされたキャッシュラインに対するアドレス及び様々
な状態情報がデータキャッシュ制御器１４へ転送され、
しかも内部レジスタ内にストアされる。従って、データ
キャッシュ制御器１４はＲＥＱＵＥＳＴ　（要求）信号
をバス制御器２０に送り、バス転送をリクエストするで
あろう。−旦、バス制御器２０がＲＥＯＵＥＳＴ信号を
確認すると、データ制御器１４は必要とされるキャッシ
ュラインに対するアドレスをこのキャッシュラインを主
メモリ２６から読出すコマンドと共にバスインタフェー
ス制御器２０に転送する。
イベント２の１ミス″（”ｍ１ｓｓ”）がライトバック
キャッシュ１６にアクセスし読出すためのＣＰＬＩ　１
２による試行によって生じるならば、必要とされるキャ
ッシュラインは主メモリ２６から読出され要求されたデ
ータがＣＰＵ１２に供給される。基本的には、要求され
たデータは主メモリ２６からシステムバス２４に転送さ
れ、しかもハスインタフェース制御器２０が内部バス１
８を介して、データをＣＰＵ１２に供給する。リプレイ
スメシトエントリはキャッシュの中にロードされ、かつ
データキャッシュライン３２の状態はＣＰＵ１２によっ
て書込まれるまでＶＡＬＩＤ　（有効）状態に留どまる
であろう。“ミス”（“ｍ１ｓｓ”）がＣＰＵ１２によ
る書込みアクセスの試行によって生じる場合には、必要
とされるキャッシュラインは主メモリ２Ｇから読出され
、しかもデータキャッシュライン３２がバスサイクルの
結果として得られるＴＡＧ　（タグ）及びデータでアッ
プデートされる。関連した長ワードに対するＤＩＲＴＶ
　（不一致）ビットが適宜にセットされ、しかも他のす
べての（ＤＩＲＴＹ（不一致）ビット）がクリアされる
。データキャッシュライン３２の状態はＤＩＲＴＹ　（
不一致）データキャッシュエントリかりプレイスメシト
のために選択されるまで、ＤＩＲＴＹ　（不一致）に留
どまるであろう。−旦、データキャッシュライン３２が
リプレイスメシトのために選択されると、イベントｌで
説明されたりプレイスメシト方式が発生するであろう。
キャッシュ“ビット”にｈｉｔ″）（イベント３）の場
合には、ＣＰｔＪ１２がアクセスを試みるエントリはラ
イトバックキャッシュ１６に所在し、それゆえに、ＯＲ
ゲート５８はキャッシュ“ビット奮“ｈｉｔ″）のデー
タキャッシュ制御器■４に通知する。
もしも“ビット”Ｃ″ｂｉｔ″）がＣＰＵ］２の読出し
アクセスの結果として生じるならば、ライトバックキャ
ッシュ１６は内部バス１８を介して要求されたデータオ
ペランドとともにＣＰＵ１２を提供するもしも“ビット
”じｈｉじ）がＣＰＬｌ１２の書込みアドレスの結果と
して生ずるならば、選択されたデータキャッシュライン
３２はＣＰＩＪ　Ｉ　２によって提供されるデータで修
飾され、しかもＤＩＲＴＹ　（不一致）ビットが適当な
長ワード（ＬＷＩ　−ＬＷ４　）に対してセットされる
。修飾されたデータキャッシュライン３２の状態は、デ
ータキャッシュライン３２のＤＩＲＴＹ　（不一致）部
分がリプレイスされる時点での、イベントｌもしくはイ
ベント２に対して説明されたりプレイスメシト方式を用
いて、イベントｌもしくはイベント２かの発生まで同じ
状態に留どまるであろう。
本質的には、データエントリリプレイスメシト方式は実
際のりプレイスメシトプロセスをトリガするイベントに
係わらず同しである。ライトバックキャッシュ１６の完
全利用を確保するために、選択されたセットにおいて、
ＩＮＶＡＬＩＤ　（無効）であるキャッシュライン（０
−３）の第１は、リプレイスメシトエントリ　（要求さ
れたキャッシュライン）をロードするために用いられる
。セット内のどのラインもＩＮＶＡＬＩＤ　（無効）で
ないならば、リプレイスメシトアルゴリズムかどのライ
ンがリプレイスされるかを決定する。一般に、リプレイ
スメシトアルゴリズムはＤＩＲＴＹ　（不一致）ビット
の状態とは独立にリプレイスメシトのためのエントリを
選択するであろう。リブレイスメシトエントリによるラ
イトバックキャッシュ１６の実際のロード順序（ｌｏａ
ｄｉｎｇ　５ｅｑｕｅｎｃｅ）は、しかしながら、ライ
トバックキャッシュ１６において“ミス”（“ｍ１ｓｓ
″）がＣＰＵ　１２による読出しあるいは書込みアクセ
スの結果として生じたかどうかに依存する本発明は望ま
しい実施例において説明されているが、当業技術者にと
って明白なことは、開示された発明が多様に修正され潟
るし、特に設定し上記で説明されたものの他に数多くの
実施例を想定し得るという点である。ＤＩＲＴＹ　（不
一致）ビットの最適数はキャッシュエントリのサイズを
、実施例に依存する、バス転送オーバヘラＦ（ｏｖｅｒ
　ｈｅａｄ）及び状態フィールドスペース制限（ｓｐａ
ｃｅ　　１）ｍ１ｔａｔｉｏｎｓ）によってさらに修飾
されたメモリへの単一転送の最大サイズで割算したもの
である。従って、ステータスフィールドのサイズはデー
タキャッシュ制御器１４に追加情報を提供するために増
加され得るものであり、それによってさらにＤＩＲＴＹ
（不一致）データをアンロードするために使用されるメ
モリアクセスの数を最小化するであろう。更には、ライ
トバックキャッシュ１６はシステムバス２４を介してＣ
ＰＵ１２に結合された外部キャッシュであってもよい。
従って、前記特許請求の範囲によって意図されることは
本発明の真の精神と展望の範囲の中に入るあらゆる本発
明の修正をも、包含するということである。
以下、本発明の実施態様を下記に列記する。
１、　前記修飾されたデータエントリが前記複数のキャ
ッシュラインの内の少なくとも１つのアドレスに整合化
するアドレスを有する時に、前記キャッシュが前記複数
のキャッシュラインの内の少なくとも１つにある前記プ
ロセッサから受信された前記修飾されたデータエントリ
を特徴とする請求項１記載のライトバックデータキャッ
シュメモリ装置。
２、　前記バス制御器が前記第１の通信バスと、前記キ
ャッシュと、及び前記キャッシュ制御器手段とに結合さ
れる、請求項１記載のライトバックデータキャッシュメ
モリ装置。
３、　前記複数のビットの内の少なくとも１つのビット
を前記メモリに転送する前記第１の手段か、第１の動作
モードで前記メモリから受信された前記リプレイスメン
トデータエントリをストアし、及び第２の動作モードで
前記キャッシュから受信された前記複数のビットの内の
少な（とも１つのビットをストアする、前記バス制御器
に結合された、バッファ手段から成る、請求項１記載の
ライトバックデータキャッシュメモリ装置。
４、　前記キャッシュ制？Ｂ器手段が複数の制御信号を
前記バス制御器と前記プロセッサから受信し、前記複数
の制御信号に応答して、前記キャッシュと、前記バス制
御器と、前記プロセッサとの間のデータ転送を特徴する
請求項１記載のライトバックデータキャッシュメモリ装
置。
５、　前記複数のアドレス可能なデータエントリを前記
キャッシュに供給し、並びに前記第２の状態エントリを
修飾する、前記の適当な複数データビットの前記制御手
段に結合されたプロセッサをさらに含む、請求項２記載
のライトバックデータキャッシュメモリ装置。
６、　前記プロセッサは前記第２の状態エントリを変更
してリプレイスメシトに際して前記複数ビットの内の少
なくとも１つのビットは前記第１のモードにおいて前記
メモリに転送されねばならないことを前記制御手段に通
知する、請求項２記載のライトバックデータキャッシュ
メモリ装置。
【図面の簡単な説明】
第１図は本発明の望ましい実施例に従うデータ処理シス
テムとしてのライトバックキャッシュメモリ装置を図示
するブロック構成図である。 第２図は第３図Ａ及び第３図Ｂに図示されるブロック構
成の配列を図示する図面である。 第３図Ａ及び第３図Ｂは第１図のライトバックキャッシ
ュの望ましい実施例を図示するブロック構成図である。 第４図は第３図Ａ及び第３図Ｂのライトバックキャッシ
ュにおけるデータキャッシュエントリのりプレイスメシ
ト方式の望ましい実施例を図示するブロック構成図であ
る。 １０・・・データ処理システム（ライトバックデータキ
ャッシュメモリ装置）、 １２・・・ＣＰＬＩ。 １４・・・データキャッシュ制御器（コントローラ）、
Ｉ６・・・ライトバックキャッシュ、 １８・・・内部バス、 ２０・・・バスインタフェース制御器（コントローラ）
、２２、２２ａ・・・バッファ ２２ｂ・・・ブツシュバッファ、 ２４・・・システムバス、 ２６・・・主メモリ（記憶）、 ２８・・・ＤＭＡユニット、 ３０・・・ディスク、 ３２・・・長ワード（ＩＪ）、 ３４・・・翻訳ルックアサイドバッファ（ＴＬ８）３６
、３８．４０．４２・・・キャッシュブロック、４４、
４６．４８．５０・・・比較器、５２、５４．６０・７
　ルチプレクサ（ＭＵＸ）、５６・・・論理ページアド
レス、 ５８・・・ＯＲゲート、

Claims (3)

    【特許請求の範囲】
  1. （１）データプロセッサと、 複数のメモリアドレスによって同定される複数のデータ
    エントリをストアし、前記データエントリを前記プロセ
    ッサに提供するメモリと、 第１制御信号に応答して、前記メモリと前記データプロ
    セッサとの間で前記複数のデータエントリを転送する、
    第１の通信バスと、 バス制御器と、 前記メモリと前記データプロセッサに結合され、複数の
    キャッシュラインの各々内に複数のデータのビットを含
    むアドレス可能なデータキャッシュエントリをストアし
    、第１の書込みモードにて、前記データプロセッサから
    修飾されたデータエントリを受信し、第２の書込みモー
    ドにて、前記アドレス可能なデータキャッシュエントリ
    の複数のビットの内の少なくとも１つのビットを前記メ
    モリに転送するキャッシュであって、前記複数のキャッ
    シュラインの各々の内に前記複数のデータビットを含む
    前記アドレス可能なデータキャッシュエントリをストア
    し、しかも前記キャッシュラインが有効であることを示
    す第１の状態エントリ、並びに前記複数のデータビット
    が前記アドレス可能なデータキャッシュエントリに対応
    するメモリアドレスにおける前記データエントリと無矛
    盾であるか矛盾するかを示す前記複数のデータビットの
    各々に対応する第２の状態エントリをストアするレジス
    タ手段から成るキャッシュと、 前記キャッシュ及び前記バス制御器に結合され、前記キ
    ャッシュから前記修飾されたデータエントリを受信し、
    かつ前記対応する第２の状態エントリが前記複数のデー
    タビットは前記アドレス可能なデータキャッシュエント
    リに対応する前記メモリアドレスにある前記データエン
    トリと矛盾することを示す時に、前記メモリに前記修飾
    されたデータエントリを転送し、並びに複数のリプレイ
    スメントデータエントリを前記メモリから受信し、かつ
    前記リプレイスメントデータエントリを前記レジスタ手
    段に転送する第１の手段と、 前記第１の手段及び前記レジスタ手段に結合され、前記
    複数のデータビットの各々に対応する前記第２の状態エ
    ントリを読出し、前記修飾されたデータエントリの前記
    メモリへの転送を制御し、並びに前記複数のリプレイス
    メントデータエントリの前記第１の手段から前記キヤツ
    シユへの転送を制御する、キャッシュ手段と、を含むラ
    イトバックデータキャッシュメモリ装置。
  2. （２）複数のデータビットと、キャッシュラインの有効
    性を示す第１の状態エントリと、及び対応するメモリア
    ドレスにおけるメモリ内に含まれたデータエントリと前
    記複数のデータビットの各々との無矛盾化を示す第２の
    状態エントリとを、複数のアドレス可能なデータエント
    リの各々が含み、複数の前記キャッシュライン内に前記
    複数のアドレス可能なデータエントリをストアし、並び
    に、前記複数のデータビットが前記対応するメモリアド
    レス内に含まれた前記データエントリと矛盾化する時に
    、通信バスを介して、前記複数のデータビットの内の少
    なくとも１つのビットを前記メモリに選択的に転送する
    キャッシュを有するデータ処理システムにおいて、前記
    キャッシュは、前記複数のアドレス可能なデータエント
    リの各々が前記対応するメモリアドレスにおける前記メ
    モリ内に含まれた前記データエントリのコピーである、
    前記複数のアドレス可能なデータエントリの各々をスト
    アするレジスタ手段と、 前記レジスタ手段に結合され、前記第２の状態エントリ
    が前記複数のデータビットの内の少なくとも１つのビッ
    トは前記対応するメモリアドレスにおける前記データエ
    ントリと矛盾することを示す時に、前記複数のデータビ
    ットの内の少なくとも１つのビットを前記メモリに転送
    し、並びに前記メモリから複数のリプレイスメントデー
    タエントリを受信して前記キャッシュラインをアップデ
    ートする手段であって、該手段は、 前記複数のデータビットの内の少なくとも１つのビット
    を一時的にストアし、第１のモードにおいて前記メモリ
    に転送し、並びに第２のモードにおいて前記メモリから
    受信されたリプレイスメントデータキャッシュエントリ
    を一時的にストアするバッファ手段と、 前記レジスタ手段に結合され、前記キャッシュをイネー
    ブルしかつ、ディスエーブルし、並びに、前記第１のモ
    ードにおいて、前記複数のデータビットを前記キャッシ
    ュから前記メモリへ転送し、前記第２のモードにおいて
    前記リプレイスメントデータキャッシュエントリを前記
    メモリから前記キャッシュに転送するように複数の制御
    信号をバス制御器に与え、それによって前記バス制御器
    を信号処理する、制御手段とからなる、前記手段とを含
    むライトバックデータキャッシュメモリ装置。
  3. （３）複数のデータビットと、キャッシュラインの有効
    性を示す第１の状態エントリと、及び対応するメモリア
    ドレスにおけるメモリ内に含まれたデータエントリと前
    記複数のデータビットの各々との無矛盾化を示す第２の
    状態エントリとを、複数のアドレス可能なデータエント
    リの各々が含み、複数の前記キャッシュライン内に前記
    複数のアドレス可能なデータエントリをストアし、並び
    に、前記複数のデータビットの内の少なくとも１つのビ
    ットが前記対応するメモリアドレス内に含まれた前記デ
    ータエントリと矛盾する時に、通信バスを介して、前記
    複数のデータビットの内の少なくとも１つのビットを前
    記メモリに選択的に転送する、キャッシュメモリシステ
    ムであって、前記キャッシュメモリシステムは、 前記複数のアドレス可能なデータエントリの各々が前記
    対応するメモリアドレスにおける前記メモリ内に含まれ
    た前記データエントリのコピーである、前記複数のアド
    レス可能なデータエントリの各々をストアするレジスタ
    手段と、 前記第２の状態エントリが前記複数のデータビットの内
    の少なくとも１つのビットは前記対応するメモリアドレ
    スにおける前記データエントリと矛盾化することを示す
    時に、前記複数のデータビツトの内の少なくとも１つの
    ビットを前記メモリに転送し、並びに、前記メモリから
    複数のリプレイスメントデータエントリを受信して前記
    キャッシュラインをアップデートする手段であって、該
    手段は、 前記複数のデータビットの内の少なくとも１つのビット
    を一時的にストアし、第１のモードにおいて前記メモリ
    に転送し、並びに第２のモードにおいて前記メモリから
    受信されたリプレイスメントデータキャッシュエントリ
    を一時的にストアするバッファ手段と、 前記レジスタ手段に結合され、前記キャッシュをイネー
    ブルしかつディスエーブルし、並びに前記第１のモード
    において、前記複数のデータビットを前記キャッシュか
    ら前記メモリへ転送し、前記第２のモードにおいて前記
    リプレイスメントデータキャッシュエントリを前記メモ
    リから前記キャッシュに転送するようにバス制御器に複
    数の制御信号を与え、それによって前記バス制御器を信
    号処理する、制御手段とからなる、前記手段とを含むラ
    イトバックデータキャッシュメモリ装置。
JP2125264A 1989-05-15 1990-05-15 ライトバツクデータキヤツシユメモリ装置 Pending JPH036757A (ja)

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