JPH0368218A - デグリッチ回路 - Google Patents
デグリッチ回路Info
- Publication number
- JPH0368218A JPH0368218A JP20391489A JP20391489A JPH0368218A JP H0368218 A JPH0368218 A JP H0368218A JP 20391489 A JP20391489 A JP 20391489A JP 20391489 A JP20391489 A JP 20391489A JP H0368218 A JPH0368218 A JP H0368218A
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- JP
- Japan
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- signal
- converter
- period
- glitch
- circuit
- Prior art date
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- 238000005070 sampling Methods 0.000 claims description 10
- 230000000694 effects Effects 0.000 abstract description 7
- 230000003111 delayed effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
この発明はＤＡ変換回路においてグリッチを除去するデ
グリッチ回路に関するものである。
グリッチ回路に関するものである。
［従来の技術］
第４図は従来のデグリッチ回路の構成を示すブロック図
である。図において、（４１）はＤＡ変換器、（４２）
はＤＡ変換器（４１）の出力信号をサンプルホールドす
るサンプルホールド回路であり、（４３）はサンプルホ
ールド回路（４２）の出力信号を平滑化するローパスフ
ィルタである。
である。図において、（４１）はＤＡ変換器、（４２）
はＤＡ変換器（４１）の出力信号をサンプルホールドす
るサンプルホールド回路であり、（４３）はサンプルホ
ールド回路（４２）の出力信号を平滑化するローパスフ
ィルタである。
第５図は第４図の回路の動作を説明するタイムチャー
トである。
トである。
ＤＡ変換器（４１）の出力信号ａはサンプルホールド回
路（４２）に入力し、サンプル信号すがｒＨＪのときに
サンプリングされ、次にサンプル信号すがｒＨＪになる
までホールドされる。このサンプル信号すはＤＡ変換器
（４１〉の出力信号ａにグリッチがなくなった時点で出
力される信号であり、サンプルホールド回路２）の出力
信号Ｃはグリッチがない信号となる。この出力信号Ｃは
ローパスフィルタ（４３）により平滑化されてアナログ
信号として取り出される。
路（４２）に入力し、サンプル信号すがｒＨＪのときに
サンプリングされ、次にサンプル信号すがｒＨＪになる
までホールドされる。このサンプル信号すはＤＡ変換器
（４１〉の出力信号ａにグリッチがなくなった時点で出
力される信号であり、サンプルホールド回路２）の出力
信号Ｃはグリッチがない信号となる。この出力信号Ｃは
ローパスフィルタ（４３）により平滑化されてアナログ
信号として取り出される。
［発明が解決しようとする課題］
従来のこのようなデグリッチ回路においては、グリッチ
は完全になくなるが、信号が１サンプリング周期の幅を
持つ階段状波形となり、アパーチャー効果によって高域
のレベルが低下するという問題点があった。
は完全になくなるが、信号が１サンプリング周期の幅を
持つ階段状波形となり、アパーチャー効果によって高域
のレベルが低下するという問題点があった。
この発明は、上記の問題点を解決するためになされたも
のであり、ＤＡ変換器のグリッチを除去すると同時にア
パーチャー効果による高域のレベル低下を防ぐことを可
能にしたデグリッチ回路を提供することを目的とする。
のであり、ＤＡ変換器のグリッチを除去すると同時にア
パーチャー効果による高域のレベル低下を防ぐことを可
能にしたデグリッチ回路を提供することを目的とする。
［課題を解決するための手段］
この発明に係るデグリッチ回路は、ＤＡ変換器とローパ
スフィルタとの間に設けられ、ＤＡ変換器の出力信号の
グリッチのない期間を選択し、かつその期間を１サンプ
リング周期よりも短い幅にして、１サンプリング周期よ
りも短いパルス幅を持ったパルス振幅変調信号をローパ
スフィルタに送出するアナログスイッチを有する。
スフィルタとの間に設けられ、ＤＡ変換器の出力信号の
グリッチのない期間を選択し、かつその期間を１サンプ
リング周期よりも短い幅にして、１サンプリング周期よ
りも短いパルス幅を持ったパルス振幅変調信号をローパ
スフィルタに送出するアナログスイッチを有する。
［作 用］
この発明においては、ＤＡ変換器の出力信号の内グリッ
チのない期間であって、その期間が１サンプリング周期
よりも短い幅が選択される。そして、このようにして選
択されたＤＡ変換器の出力信号、即ち１サンプリング周
期よりも短いパルス幅を持ったパルス振幅変調信号がロ
ーパスフィルタに送出される。
チのない期間であって、その期間が１サンプリング周期
よりも短い幅が選択される。そして、このようにして選
択されたＤＡ変換器の出力信号、即ち１サンプリング周
期よりも短いパルス幅を持ったパルス振幅変調信号がロ
ーパスフィルタに送出される。
［実施例］
第１図はこの発明の一実施例に係るデグリッチ回路の構
成を示すブロック図である。
成を示すブロック図である。
ＤＡ変換器（１〉のアナログ出力Ａはアナログスイッチ
（２）の入力端子（６）に入力され、アナログスイッチ
（２）の入力端子（７）はグランドに接続されている。
（２）の入力端子（６）に入力され、アナログスイッチ
（２）の入力端子（７）はグランドに接続されている。
アナログスイッチ（２）で選択された信号Ｂは増幅回路
（３）に入力され、増幅回路（３）の出力信号Ｃはロー
パスフィルタ（４〉に入力される。
（３）に入力され、増幅回路（３）の出力信号Ｃはロー
パスフィルタ（４〉に入力される。
ＤＡ変換器（１〉のデジタル入力信号の転送りロックＤ
は遅延回路（５）に入力され、遅延回路（５〉の出力信
号Ｅと転送りロックＤとの論理積をアンド回路（９）で
とり、その論理積号Ｆはアナログ信号（２）の制御端子
〈８）に入力される。
は遅延回路（５）に入力され、遅延回路（５〉の出力信
号Ｅと転送りロックＤとの論理積をアンド回路（９）で
とり、その論理積号Ｆはアナログ信号（２）の制御端子
〈８）に入力される。
第２図は第１図の回路の動作を説明するタイムチャート
である。
である。
アナログスイッチ（２〉は、制御端子（８）の信号レベ
ルがｒＨＪのときに入力端子（６）の信号を選択し、制
御端子（８）の信号レベルがｒＬＪのときに入力端子（
７）の信号を選択するように動作する。
ルがｒＨＪのときに入力端子（６）の信号を選択し、制
御端子（８）の信号レベルがｒＬＪのときに入力端子（
７）の信号を選択するように動作する。
信号りはＤＡ変換器（１）のデジタル入力信号の転送り
ロックであり、ｒＬＪである時間とｒＨＪである時間が
等しい信号で、「Ｌ」からｒＨＪに変化する時点で、Ｄ
Ａ変換器（１）のデジタル人力信号は変化する。従って
、信号Ａは信号りがｒＬＪからｒｌ（Ｊに変化した時点
で階段状に変化する。
ロックであり、ｒＬＪである時間とｒＨＪである時間が
等しい信号で、「Ｌ」からｒＨＪに変化する時点で、Ｄ
Ａ変換器（１）のデジタル人力信号は変化する。従って
、信号Ａは信号りがｒＬＪからｒｌ（Ｊに変化した時点
で階段状に変化する。
遅延回路（５）は信号りの周期の１／４の遅延時間を持
ち、信号りを１／４周期遅延させた信号Ｅを出力する。
ち、信号りを１／４周期遅延させた信号Ｅを出力する。
信号りと信号Ｅとの論理積をとった信号Ｆは、信号りの
周期の１／４の時間だけｒＨＪとなる信号であり、アナ
ログスイッチ（２）は信号Ｆが「Ｈ」の期間に、入力端
子（６）の入力即ちＤＡ変換器（１〉の出力信号Ａを信
号Ｂとして増幅回路（３）へ送出する。信号ＦがｒＨＪ
の期間は信号Ａが階段状に変化した時点から遅延時間だ
け遅れているので信号Ａにはグリッチがなく、信号Ａが
安定した時期であるので、増幅回路（３）に入力される
信号Ｂにはグリッチがなく信号の値も安定している。
周期の１／４の時間だけｒＨＪとなる信号であり、アナ
ログスイッチ（２）は信号Ｆが「Ｈ」の期間に、入力端
子（６）の入力即ちＤＡ変換器（１〉の出力信号Ａを信
号Ｂとして増幅回路（３）へ送出する。信号ＦがｒＨＪ
の期間は信号Ａが階段状に変化した時点から遅延時間だ
け遅れているので信号Ａにはグリッチがなく、信号Ａが
安定した時期であるので、増幅回路（３）に入力される
信号Ｂにはグリッチがなく信号の値も安定している。
アナログスイッチ（２）は信号ＦがｒＬＪの期間には、
入力端子（７）の人力即ち０ボルトの電位信号を信号Ｂ
として増幅回路（３〉に送出する。増幅回路（３〉の人
力信号Ｂは、パルス幅が信号りの周期の１／４の時間の
パルス振幅変調（ＰＡＭ）された信号となる。
入力端子（７）の人力即ち０ボルトの電位信号を信号Ｂ
として増幅回路（３〉に送出する。増幅回路（３〉の人
力信号Ｂは、パルス幅が信号りの周期の１／４の時間の
パルス振幅変調（ＰＡＭ）された信号となる。
増幅回路（３〉は信号りの周期を人力信号Ｂのパルス幅
で割った値だけ信号Ｂを増幅する。この例では、入力信
号Ｂのパルス幅は信号りの周期の１７４であるから、信
号りの周期を入力信号Ｂのパルス幅で割った値はｒ４Ｊ
であり、人力信号Ｂの振幅を４倍に増幅して実効値が信
号Ａの低周波帯域の実効値とほぼ同じになった信号Ｃに
変換して出力する。この信号Ｃはローパスフィルタ（４
〉で平滑されてアナログ信号として取り出される。
で割った値だけ信号Ｂを増幅する。この例では、入力信
号Ｂのパルス幅は信号りの周期の１７４であるから、信
号りの周期を入力信号Ｂのパルス幅で割った値はｒ４Ｊ
であり、人力信号Ｂの振幅を４倍に増幅して実効値が信
号Ａの低周波帯域の実効値とほぼ同じになった信号Ｃに
変換して出力する。この信号Ｃはローパスフィルタ（４
〉で平滑されてアナログ信号として取り出される。
ところで、上記の実施例におけるアパーチャー効果によ
る高域のレベル低下は、ＤＡ変換器（１〉の出力信号Ａ
をパルス幅がサンプリング周期の１／４のパルス振幅変
調信号に変換しているので、その周波数特性は次の（１
）式のようになる。サンブリング周期をＴｓとすると ２ π ｆＴｓ ７ｓ ただし、（１）式はｆ−ＯＨで正規化したものである。
る高域のレベル低下は、ＤＡ変換器（１〉の出力信号Ａ
をパルス幅がサンプリング周期の１／４のパルス振幅変
調信号に変換しているので、その周波数特性は次の（１
）式のようになる。サンブリング周期をＴｓとすると ２ π ｆＴｓ ７ｓ ただし、（１）式はｆ−ＯＨで正規化したものである。
また、第４図の従来のデグリッチ回路のように、ＤＡ変
換器の出力信号をそのまま使用した場合は、パルス幅が
サンプリング周期と同じパルス幅変調信号となるので、
その周波数特性は次の（２）式のようになる。
換器の出力信号をそのまま使用した場合は、パルス幅が
サンプリング周期と同じパルス幅変調信号となるので、
その周波数特性は次の（２）式のようになる。
２ π ｆＴｓ
Ｏｆｆ ≦
７ｓ
ただし、（２）式はｆ−ＯＨで正規化したものである。
第３図は上記の（１）式及び（２）式を図示した特性図
である。この第３図によれば、この発明によるアパーチ
ャー効果の高域低下は最大でも約０．２ｄｂであり、従
来よりも３ｄｂ以上改善されていることがわかる。
である。この第３図によれば、この発明によるアパーチ
ャー効果の高域低下は最大でも約０．２ｄｂであり、従
来よりも３ｄｂ以上改善されていることがわかる。
［発明の効果Ｊ
以上のようにこの発明によれば、ＤＡ変換器の出力信号
のグリッチがない期間の信号をスイッチで選択して使用
するようにしているので、グリッチが全くない信号を得
ることができる。更に、その期間が１サンプリング周期
よりも短い幅が選択され、１サンプリング周期よりも短
いパルス幅を持ったパルス振幅変調信号をローパスフィ
ルタに送出するようにしたので、アパーチャー効果によ
る高域の低下を防ぐことができる。
のグリッチがない期間の信号をスイッチで選択して使用
するようにしているので、グリッチが全くない信号を得
ることができる。更に、その期間が１サンプリング周期
よりも短い幅が選択され、１サンプリング周期よりも短
いパルス幅を持ったパルス振幅変調信号をローパスフィ
ルタに送出するようにしたので、アパーチャー効果によ
る高域の低下を防ぐことができる。
第１図はこの発明の一実施例に係るデグリッチ回路の構
成を示すブロック図、第２図は第１図の回路の動作を説
明したタイムチャート、第３図はアパーチャー効果によ
る高域の低下を示す特性図、第４図は従来のデグリッチ
回路の構成を示すブロック図、第５図は第４図の動作を
説明したタイムチャートである。 図において、〈ｌ）はＤＡ変換器、（２）はアナログス
イッチ、（３〉は増幅器、（４）はローパスフィルタ、
（５）は遅延回路である。 第１図 周波数特性 第３図 第１トく１の動１１含・示すり（１ｍ、チヤト 従来のプ′グリ ノチ［ｊｉｌ路 第 図 第４しｌ ＜）勅竹乞ｉｊすタイム−ｙヤ第５図 ）・
成を示すブロック図、第２図は第１図の回路の動作を説
明したタイムチャート、第３図はアパーチャー効果によ
る高域の低下を示す特性図、第４図は従来のデグリッチ
回路の構成を示すブロック図、第５図は第４図の動作を
説明したタイムチャートである。 図において、〈ｌ）はＤＡ変換器、（２）はアナログス
イッチ、（３〉は増幅器、（４）はローパスフィルタ、
（５）は遅延回路である。 第１図 周波数特性 第３図 第１トく１の動１１含・示すり（１ｍ、チヤト 従来のプ′グリ ノチ［ｊｉｌ路 第 図 第４しｌ ＜）勅竹乞ｉｊすタイム−ｙヤ第５図 ）・
Claims (1)
- ＤＡ変換器とローパスフィルタとの間に設けられ、前記
ＤＡ変換器の出力信号のグリッチのない期間を選択し、
かつその期間を１サンプリング周期よりも短い幅にして
、１サンプリング周期よりも短いパルス幅を持ったパル
ス振幅変調信号を前記ローパスフィルタに送出するアナ
ログスイッチを有することを特徴とするデグリッチ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20391489A JPH0368218A (ja) | 1989-08-08 | 1989-08-08 | デグリッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20391489A JPH0368218A (ja) | 1989-08-08 | 1989-08-08 | デグリッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0368218A true JPH0368218A (ja) | 1991-03-25 |
Family
ID=16481786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20391489A Pending JPH0368218A (ja) | 1989-08-08 | 1989-08-08 | デグリッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0368218A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7806211B2 (en) | 2006-11-10 | 2010-10-05 | Toyota Jidosha Kabushiki Kaisha | Internal combustion engine system, power output apparatus, vehicle, and method for controlling the internal combustion engine system |
-
1989
- 1989-08-08 JP JP20391489A patent/JPH0368218A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7806211B2 (en) | 2006-11-10 | 2010-10-05 | Toyota Jidosha Kabushiki Kaisha | Internal combustion engine system, power output apparatus, vehicle, and method for controlling the internal combustion engine system |
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