JPH0368569B2 - - Google Patents
Info
- Publication number
- JPH0368569B2 JPH0368569B2 JP55171485A JP17148580A JPH0368569B2 JP H0368569 B2 JPH0368569 B2 JP H0368569B2 JP 55171485 A JP55171485 A JP 55171485A JP 17148580 A JP17148580 A JP 17148580A JP H0368569 B2 JPH0368569 B2 JP H0368569B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- output
- polarity
- signal
- summing amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Analogue/Digital Conversion (AREA)
- Amplifiers (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
1976年７月20日付エベレツト・イー・チヤプマ
ン（Everett E.Chapman）等の“アナログ／パ
ルス積分変換器”と題する米国特許第3970943号
はアナログ信号をその速度が該アナログ信号に比
例しているパルスに変換する典型的な装置に関す
る特許である。アナログ信号は積分され、積分さ
れた信号が予め定められた振幅に達した後、パル
スが発生される。２つのレベル検出器が使用され
ており、１方は積分された信号の正の値に対する
ものであり、もう１方は積分された信号の負の値
に対するものであり、フリツプ・フロツプに信号
を加えて出力パルス列を開始させる。出力パルス
が発生されると、予め定められた電荷量を有する
パルスが積分器の入力に返送される。ここでパル
スは入来信号の効果に対抗するような振幅および
極性を有している。フイード・バツク・パルス中
の電荷量は精密な電源および２つの精確なスイツ
チ（１方のスイツチは正のパルスに対するもの
で、もう１方のスイツチは負のパルスに対するも
のである）によつて制御されている。スイツチが
切換えられるとき、スイツチの両端にはある電圧
が存在し、２つの精確なスイツチは電源およびス
イツチが整合していることを要求する。 同じ概念を用いているが種々の修正および改良
を加えた多数の回路が存在する。以下に掲げる米
国特許は従来技術を示す。
ン（Everett E.Chapman）等の“アナログ／パ
ルス積分変換器”と題する米国特許第3970943号
はアナログ信号をその速度が該アナログ信号に比
例しているパルスに変換する典型的な装置に関す
る特許である。アナログ信号は積分され、積分さ
れた信号が予め定められた振幅に達した後、パル
スが発生される。２つのレベル検出器が使用され
ており、１方は積分された信号の正の値に対する
ものであり、もう１方は積分された信号の負の値
に対するものであり、フリツプ・フロツプに信号
を加えて出力パルス列を開始させる。出力パルス
が発生されると、予め定められた電荷量を有する
パルスが積分器の入力に返送される。ここでパル
スは入来信号の効果に対抗するような振幅および
極性を有している。フイード・バツク・パルス中
の電荷量は精密な電源および２つの精確なスイツ
チ（１方のスイツチは正のパルスに対するもの
で、もう１方のスイツチは負のパルスに対するも
のである）によつて制御されている。スイツチが
切換えられるとき、スイツチの両端にはある電圧
が存在し、２つの精確なスイツチは電源およびス
イツチが整合していることを要求する。 同じ概念を用いているが種々の修正および改良
を加えた多数の回路が存在する。以下に掲げる米
国特許は従来技術を示す。
【表】
【表】
これら装置の問題点の１つは積分器に返送され
るパルス中の電荷量を精確に決定する方法であ
り、関連する問題として負および正のフイード・
バツクされたパルスの電荷量を精確に同一とする
方法がある。 正および負のパルスの両方がフイード・バツク
される場合に生じる更に他の問題は、１方の極性
のパルス源から他方の極性のパルス源への切換え
がスイツチの両端に比較的高電圧がかかつている
ときに生じ、従つて高電圧スイツチが必要とされ
ることである。２つの精確な電源と２つのスイツ
チを使用する場合には、電流およびスイツチの両
者は整合している必要がある。 本発明の装置はアナログ信号を精確にデイジタ
ル信号に変換する。そのためリセツト・パルス発
生器は正および負パルス波形が共に精確な電荷量
を含むバイポーラ信号を発生する。典型的な精度
は１℃当り1.5ppmのオーダである。 更にこれらパルスはその電圧および電流が実質
的に０であるときに積分器の入力にスイツチして
加えられる。従つて電流は次のスイツチングの前
に上昇し下降する。 まず最初にフイード・バツク・パルスの１方
（典型例では負パルス）が精確な電荷を加える。
精確な正の電圧が精確なタイミング増幅器の入力
にゲートして加えられ、それによつて精確な負パ
ルスが発生される。この負パルスは正の電圧と共
にゲート回路を通して積分器の入力に加えられ、
該積分器は、負パルスの電荷とゲートされた精確
な正電圧の電荷の差の尺度である小さな出力電圧
を発生する。積分器により発生されたこの小さな
電圧は負ループ中の電荷をサーボ制御して精確な
値とする。 タイミング増幅器の出力に正のループを発生さ
せるため、精確な正の電圧は反転されて、タイミ
ング増幅器の入力にゲートして加えられる。タイ
ミング増幅器の全出力（正および負のパルス）は
積分され、タイミング増幅器の入力にフイード・
バツクされる。積分器は正および負のループの電
荷量の差を積分し、その積分出力はタイミング増
幅器にフイード・バツクされ、その振幅は正およ
び負のループが精確に同一の電荷量を有している
ことを保証する。 タイミング増幅器は、ゲート時にはタイミング
増幅器の出力には正電圧も負電圧も現われないよ
うな仕方でゲートされる。タイミング増幅器の正
および負の入力のゲートは次のようにして行なわ
れる。即ちタイミング増幅器の出力が変換器の積
分器で使用され、積分器の出力の振幅からそのと
き変換器の入力の振幅の時間積分のデイジタル的
尺度として計数された精確な電荷量を減算するよ
うにゲートされる。アナログ・デイジタル変換器
は量子化装置と呼ばれる。何故ならば該装置は入
力信号の時間積分を表わす電荷を計数し得る精確
なパルスに分割するからである。 従つて量子化パルス源を積分器の入力と接続し
たり切離したりし、それによつて改良されたアナ
ログ／デイジタル変換器を与えるのが本発明の１
つの目的である。 正および負のパルスの間の予め定められた時間
の間０振幅を有するパルス波形を発生するのが本
発明の１つの目的である。 予め定められた精確な電荷量を有する電流パル
スを発生するのが本発明の更なる目的である。 精確に同一の電荷量を有する一連の正および負
の電流パルスを発生するのが本発明の１つの目的
である。 他の目的は付図を参照した以下の記述より明白
となろう。 すべての信号波形は第４図Ａ乃至第４図Ｏに示
されている。 第１図は通常のクロツク回路（図示せず）から
の矩形波パルス１０の如きパルスにより駆動され
るタイミング回路を示す。パルス１０はカウンタ
５０で整数値Ｎによつて逓降され、矩形波信号１
１の如き信号が形成される。信号１１はカウンタ
５２により再び２で割られ、出力５２に矩形波信
号１３の如き信号を発生する。フリツプ・フロツ
プ５４はタイミング信号１０の立上りで動作して
矩形波信号１４の如き信号を発生する。この矩形
波信号１４は１クロツク・パルス分遅延されてい
る点を除いて信号１３と同一である。 フリツプ・フロツプ５６はタイミング信号１０
の立上りで動作して矩形波信号１５の如き信号を
発生する。この信号１５は１クロツク・パルス分
遅延されていることを除いて１４と同一である。 フリツプ・フロツプ５８は信号１１を受信し、
クロツク信号１０の立上りで動作して出力５８に
信号１２を発生する。この信号１２は１クロツ
ク・パルス分遅延されている点を除いて信号１１
と同一である。 反転増幅器６０，６２は信号１３および１５を
夫々反転する。増幅器６２の出力は１６として示
されている。 増幅器６０，６２の出力はANDゲート６４に
接続されており、信号１３および１５が共に低レ
ベルのとき信号１８を発生する。 信号１３および１５はANDゲート６８に接続
されており、信号１３および１５が共に高レベル
のとき信号１７を発生する。 第２図は本発明に従い量子化装置の積分器７０
ａ，７０ｂ，７０ｃの出力を減少させるために適
当なタイミングを有する精確に充電された信号１
９を発生する回路を示す。 精確な電源（図示せず）中で発生された精確に
保持されたDC電圧は切換え回路７６が閉じてい
るとき抵抗７４を通して反転増幅器７２の入力に
加えられる。回路７６は増幅器によつて駆動され
る機械式スイツチとして示されているが、従来技
術に従うCMOS FET切換え回路（図示せず）で
ある方が好ましい。フイードバツク抵抗７２ｆは
反転増幅器回路を形成する。同じDC電圧は直列
抵抗７８ｓ、増幅器７８ａおよびフイードバツク
抵抗７８ｆより成る反転増幅器で反転される。こ
の反転された電圧は抵抗８０および切換え回路８
２（好ましくはCMOS FET回路）を通して反転
増幅器７２の入力に加えられる。同じDC電圧は
抵抗および切換え機構８６（好ましくはCMOS
FET回路）を通して積分器８８ａ，８８ｃの入
力に加えられる。 積分増幅器８８ａの出力は反転増幅器回路９０
ｓ，９０ａ，９０ｆによつて反転され、次いで抵
抗９２を通して加算接合点９４に加えられる。 増幅器７２の出力はRCフイルタ９６，９８を
通して積分器９９ａ，９９ｂ，９９ｃに加えられ
る。積分増幅器９９ａの出力は抵抗１００を通し
て加算接合点１０２に加えられる。 切換え回路７６は信号１７により制御されてい
る。切換え回路８２は信号１８により制御されて
いる。切換え回路８６は信号１４により制御され
ている。 タイミング信号１７および１８は切換え回路７
６および８２を制御して、プラスおよびマイナス
信号を交互にDC基準電圧源およびその反転電圧
源から反転増幅器７２の加算接合点１０４に加え
て増幅器７２の出力に極性が交互する電圧を発生
させる。タイミングは増幅器７２の出力の電圧が
切換え回路１０６（第３図）が動作しているとき
０電圧となるように制御される。切換え回路１０
６は好ましくはCMOS FETチツプ（図示せず）
の如き電子式切換え回路であることが望ましい。
増幅器７２の出力は切換え回路１０６および抵抗
１０８を通して積分器７０ａ，７０ｂ，７０ｃの
加算接合点１０８に加えられる。 第３図の量子化装置で使用するために、波形１
９の正および負の電流ループは精確な電荷量を有
している必要があり、正のパルスの電荷量は負の
パルスの電荷量と同一でなければならない。 電流波形１９の負のループが精確な予め定めら
れた電荷を有するようにするために、精確なDC
基準電圧が抵抗８４を通して加算接合点１１０に
加えられる。増幅器７２の出力はまた抵抗１１２
を通して加算接合点１１０に加えられる。増幅器
７２の出力が正である期間中、切換え回路８６は
開いている。増幅器７２の出力が負である期間
中、切換え回路８６は閉じており、加算接合点１
１０を積分増幅器８８ａの入力に接続する。切換
え回路８６が閉じている期間中、DC基準電圧も
積分器に加えられる。この電圧（但し極性は反転
されている）が第４図Ｊの２０に点線で示されて
いる。負電圧パルス波形１９が又同図には示され
ている。負パルス波形１９とパルス２０の面積の
差により積分増幅器８８ａの出力に電圧が発生さ
れ、その極性は回路メンバ９０ｓ，９０ａ，９０
ｆにより再び反転され、切換え回路７６が閉じて
いるとき接合点９４および１０４に流れる電流を
変化させるべく抵抗９２に加えられ、それによつ
て負パルスの電荷量がパルス２０の電荷量に精確
に等しくなるようサーボ制御する。 正パルス波形１９の電荷量を負パルスの電荷量
と精確に等しくするため、積分器９９ａ，９９
ｂ，９９ｃは増幅器７２の全出力（正及び負）を
積分する。正または負パルスの１方の電荷量が他
方と異なる場合には、積分器から抵抗１００、増
幅器７８ａ、抵抗８０および切換え回路８２を通
して加算接合点１０４に電流が流れ、それによつ
て１方のパルスの振幅を変化させてその電荷を他
方の極性のパルスの電荷に等しくなるよう補正す
る。 第３図は出力電流波形１９を量子化電流として
使用する本発明の量子化装置を示す。 本発明の量子化装置は第３図に示されており、
第４図Ｋの入力電圧２１は積分器７０ａ，７０
ｂ，７０ｃの入力に加えられる。信号２１は一定
信号として示されているが、これはサンプリング
速度が入力電圧の変化速度に比べて速い場合には
妥当な仮定である。標本化定理に従い、入力信号
の最大許容可能な変化速度はサンプリング速度が
入力信号の最高周波数の２倍であるときに生じ
る。 積分増幅器７０ａの出力は２つの反転増幅器１
２０ａ，１２０ｓ，１２０ｆおよび１２２ａ，１
２２ｓ，１２２ｆに加えられる。正のバイアス電
圧２３は抵抗１２４を通して加算接合点１２６に
加えられ、等しいが負の極性を有するバイアス電
圧２４は抵抗１２８を通して加算接合点１３０に
加えられる。増幅器１２２ａの出力は反転増幅器
１４０で反転される。 増幅器１２０ａからの出力信号は信号１６と共
にANDゲート１４２の入力に加えられ、該AND
ゲート１４２は増幅器１２０ａの出力および信号
１６の両者が正のときのみ信号２６を発生する。
出力信号２６はフリツプ・フロツプ１４４を動作
させ、リセツト・クロツク・パルス１２の次の立
上りで出力パルスを発生する。出力パルス２７は
正であり、入力信号が正であることを示す。出力
パルス２７はORゲート１４６を通して切換え回
路１０６を制御するのに加えられる。 ２１に負の入力信号が加えられると、２２の信
号は正となり、増幅器１２２ａの出力信号は負と
なる。負の信号は反転増幅器１４０で反転され、
ANDゲート１４８に加えられる。位相禁止信号
の否定がまたANDゲート１４８に加えられてい
る。ゲート１４８の２つの入力が共に正である
と、信号がフリツプ・フロツプ１５０に加えら
れ、該フリツプ・フロツプは次のクロツク・パル
スの立上りで動作する。フリツプ・フロツプ１５
０の出力は正のパルスであり、これは負の入力信
号２１を積分したものの振幅の尺度としてカウン
トされる。フリツプ・フロツプ１５０の出力は
ORゲート１４６に接続されており、フリツプ・
フロツプ１５０の出力が生じるときは常にゲート
回路１０６を閉じる。 フリツプフロツプ１４４または１５０が出力パ
ルスを発生する時には、いずれの時にも、OR回
路１４６を介してゲート回路１０６が閉成され
る。このゲート回路１０６が閉成した時点では
VRS信号１９の振幅がゼロとなるように調時され
ている。即ち、回路１０６の閉成の後それに遅延
して正また負のパルスの信号１９が積分器７０に
入力されるようになつている。この遅延時間は、
本実施例では１クロツク周期に成つている。従つ
て、回路１０６の閉成時点より１クロツク周期の
後にVRS信号１９が入力される。フリツプフロツ
プ１４４または１５０がパルスを発生するときに
はつねに、スイツチング機構１０６は閉成して積
分器７０Ａにパルス１９を接続する。パルス１９
の積分によりコンデンサ７０Ｃから正確な電荷量
を減じる。一定入力電圧２１を示す第４図Ｋにつ
いて考察を行う。入力電圧はサンプリング速度に
比べてゆつくりと変化しており、従つて説明の便
宜上一定入力電圧を仮定することは妥当である。
入力電圧２１の積分により積分増幅器７０ａの出
力にランプ電圧２２が得られる。電圧２２はその
極性に依存して出力電圧パルスまたはフリツプ・
フロツプ１５０の出力にパルスを発生する。出力
電圧２７またはフリツプ・フロツプ１５０からの
電圧のいずれかが存在すると、制御パルスがOR
ゲート１４６を通して加えられ、電圧波形１９中
に電圧パルスが生じ直前にゲート回路１０６を閉
じ、それによつて切換え時には切換え回路（ゲー
ト回路）１０６の両端には制御電圧以外の印加電
圧は存在しない。出力パルスのタイミングは、電
圧２２から減算するために適当な極性を有する電
圧パルス１９のみが積分増幅器７０ａの入力に加
えられるようなタイミングを有している。第４図
Ｉ乃至第４図Ｎを参照すると、ランプ電圧信号２
２は正の電圧２１に従つた勾配にて下降する。こ
の信号２２は、パルス１９が発生される迄下降を
続ける。積分増幅器７０ａに加えられる負のパル
ス１９は電圧２２の振幅を減少させ、電圧２２の
極性を逆転させる。この負のパルス１９は積分コ
ンデンサ７０ｃから予め定められた量の電荷を放
電する。反転増幅器１２０ａは波形２２を反転
し、該波形にバイアス電圧２３に等しい量のオフ
セツトを与える。増幅器１２０ａの出力が正とな
ると、電圧２６はまた位相禁止パルス１６の期間
中正となる。正の電圧２６はフリツプフロツプ１
４４にあたあえられ、その後の最初のリセツトク
ロツク信号１２の立ち上がりによつて立ち上がる
出力パルス２７を発生する。このパルス２７は、
正電圧２６が立ち下がつた後、最初のリセツトク
ロツクパルス信号１２立ち上がりによつて立ち下
がる。パルス２７の速度は電圧２１の振幅に比例
する。また、パルス２７の数からフリツプフロツ
プ１５０の出力パルス２７ａの数を減算した数が
正及び負の入力電圧２１の積分に比例することと
なる。 このようにして本発明の装置はまず第１にアナ
ログ電圧をデイジタル電圧に変換する量子化装置
であり、該量子化装置は切換回路の開閉時に切換
え回路１０６のスイツチの接点の両端に電圧がか
かつていないというユニークな特長を有してい
る。 第２に本発明の装置は、正および負のパルスが
精確な量の電荷を有しており、その電荷量は正お
よび負のパルスで平衡しているようなユニークな
パルス発生器を使用することを特長としている。
このパルス発生器の特長は積分器８８ａ，８８
ｃ，８４，１１２に対するサーボ・ループおよび
積分器９９ａ，９９ｂおよび９９ｃに対するサー
ボ・ループにより生じるものである。 電圧１９の負パルスの電荷量は基準電圧の振幅
に依存するが、その電荷量は抵抗８４，１１２お
よびコンデンサ８８ｃの容量の相対値を変化させ
ることにより変更し得ることは明らかである。 更に、積分器の通常の動作に従い積分器の時定
数はスケールを変化させることにより変化させ得
る。 CMRS FETが好ましいが、印加電圧の変化速
度に対して十分速く動作する任意の種類の電気的
または機械的切換え回路を使用し得ることも明ら
かである。標本化定理は印加電圧の最高周波数成
分の少くとも２倍の周波数のサンプリング速度を
要求している。 本発明を以上詳細に述べたが、本発明は上述の
ものに限定されるものではなく、当業者に自明な
本実施例の変形も本発明の概念内のものである。
るパルス中の電荷量を精確に決定する方法であ
り、関連する問題として負および正のフイード・
バツクされたパルスの電荷量を精確に同一とする
方法がある。 正および負のパルスの両方がフイード・バツク
される場合に生じる更に他の問題は、１方の極性
のパルス源から他方の極性のパルス源への切換え
がスイツチの両端に比較的高電圧がかかつている
ときに生じ、従つて高電圧スイツチが必要とされ
ることである。２つの精確な電源と２つのスイツ
チを使用する場合には、電流およびスイツチの両
者は整合している必要がある。 本発明の装置はアナログ信号を精確にデイジタ
ル信号に変換する。そのためリセツト・パルス発
生器は正および負パルス波形が共に精確な電荷量
を含むバイポーラ信号を発生する。典型的な精度
は１℃当り1.5ppmのオーダである。 更にこれらパルスはその電圧および電流が実質
的に０であるときに積分器の入力にスイツチして
加えられる。従つて電流は次のスイツチングの前
に上昇し下降する。 まず最初にフイード・バツク・パルスの１方
（典型例では負パルス）が精確な電荷を加える。
精確な正の電圧が精確なタイミング増幅器の入力
にゲートして加えられ、それによつて精確な負パ
ルスが発生される。この負パルスは正の電圧と共
にゲート回路を通して積分器の入力に加えられ、
該積分器は、負パルスの電荷とゲートされた精確
な正電圧の電荷の差の尺度である小さな出力電圧
を発生する。積分器により発生されたこの小さな
電圧は負ループ中の電荷をサーボ制御して精確な
値とする。 タイミング増幅器の出力に正のループを発生さ
せるため、精確な正の電圧は反転されて、タイミ
ング増幅器の入力にゲートして加えられる。タイ
ミング増幅器の全出力（正および負のパルス）は
積分され、タイミング増幅器の入力にフイード・
バツクされる。積分器は正および負のループの電
荷量の差を積分し、その積分出力はタイミング増
幅器にフイード・バツクされ、その振幅は正およ
び負のループが精確に同一の電荷量を有している
ことを保証する。 タイミング増幅器は、ゲート時にはタイミング
増幅器の出力には正電圧も負電圧も現われないよ
うな仕方でゲートされる。タイミング増幅器の正
および負の入力のゲートは次のようにして行なわ
れる。即ちタイミング増幅器の出力が変換器の積
分器で使用され、積分器の出力の振幅からそのと
き変換器の入力の振幅の時間積分のデイジタル的
尺度として計数された精確な電荷量を減算するよ
うにゲートされる。アナログ・デイジタル変換器
は量子化装置と呼ばれる。何故ならば該装置は入
力信号の時間積分を表わす電荷を計数し得る精確
なパルスに分割するからである。 従つて量子化パルス源を積分器の入力と接続し
たり切離したりし、それによつて改良されたアナ
ログ／デイジタル変換器を与えるのが本発明の１
つの目的である。 正および負のパルスの間の予め定められた時間
の間０振幅を有するパルス波形を発生するのが本
発明の１つの目的である。 予め定められた精確な電荷量を有する電流パル
スを発生するのが本発明の更なる目的である。 精確に同一の電荷量を有する一連の正および負
の電流パルスを発生するのが本発明の１つの目的
である。 他の目的は付図を参照した以下の記述より明白
となろう。 すべての信号波形は第４図Ａ乃至第４図Ｏに示
されている。 第１図は通常のクロツク回路（図示せず）から
の矩形波パルス１０の如きパルスにより駆動され
るタイミング回路を示す。パルス１０はカウンタ
５０で整数値Ｎによつて逓降され、矩形波信号１
１の如き信号が形成される。信号１１はカウンタ
５２により再び２で割られ、出力５２に矩形波信
号１３の如き信号を発生する。フリツプ・フロツ
プ５４はタイミング信号１０の立上りで動作して
矩形波信号１４の如き信号を発生する。この矩形
波信号１４は１クロツク・パルス分遅延されてい
る点を除いて信号１３と同一である。 フリツプ・フロツプ５６はタイミング信号１０
の立上りで動作して矩形波信号１５の如き信号を
発生する。この信号１５は１クロツク・パルス分
遅延されていることを除いて１４と同一である。 フリツプ・フロツプ５８は信号１１を受信し、
クロツク信号１０の立上りで動作して出力５８に
信号１２を発生する。この信号１２は１クロツ
ク・パルス分遅延されている点を除いて信号１１
と同一である。 反転増幅器６０，６２は信号１３および１５を
夫々反転する。増幅器６２の出力は１６として示
されている。 増幅器６０，６２の出力はANDゲート６４に
接続されており、信号１３および１５が共に低レ
ベルのとき信号１８を発生する。 信号１３および１５はANDゲート６８に接続
されており、信号１３および１５が共に高レベル
のとき信号１７を発生する。 第２図は本発明に従い量子化装置の積分器７０
ａ，７０ｂ，７０ｃの出力を減少させるために適
当なタイミングを有する精確に充電された信号１
９を発生する回路を示す。 精確な電源（図示せず）中で発生された精確に
保持されたDC電圧は切換え回路７６が閉じてい
るとき抵抗７４を通して反転増幅器７２の入力に
加えられる。回路７６は増幅器によつて駆動され
る機械式スイツチとして示されているが、従来技
術に従うCMOS FET切換え回路（図示せず）で
ある方が好ましい。フイードバツク抵抗７２ｆは
反転増幅器回路を形成する。同じDC電圧は直列
抵抗７８ｓ、増幅器７８ａおよびフイードバツク
抵抗７８ｆより成る反転増幅器で反転される。こ
の反転された電圧は抵抗８０および切換え回路８
２（好ましくはCMOS FET回路）を通して反転
増幅器７２の入力に加えられる。同じDC電圧は
抵抗および切換え機構８６（好ましくはCMOS
FET回路）を通して積分器８８ａ，８８ｃの入
力に加えられる。 積分増幅器８８ａの出力は反転増幅器回路９０
ｓ，９０ａ，９０ｆによつて反転され、次いで抵
抗９２を通して加算接合点９４に加えられる。 増幅器７２の出力はRCフイルタ９６，９８を
通して積分器９９ａ，９９ｂ，９９ｃに加えられ
る。積分増幅器９９ａの出力は抵抗１００を通し
て加算接合点１０２に加えられる。 切換え回路７６は信号１７により制御されてい
る。切換え回路８２は信号１８により制御されて
いる。切換え回路８６は信号１４により制御され
ている。 タイミング信号１７および１８は切換え回路７
６および８２を制御して、プラスおよびマイナス
信号を交互にDC基準電圧源およびその反転電圧
源から反転増幅器７２の加算接合点１０４に加え
て増幅器７２の出力に極性が交互する電圧を発生
させる。タイミングは増幅器７２の出力の電圧が
切換え回路１０６（第３図）が動作しているとき
０電圧となるように制御される。切換え回路１０
６は好ましくはCMOS FETチツプ（図示せず）
の如き電子式切換え回路であることが望ましい。
増幅器７２の出力は切換え回路１０６および抵抗
１０８を通して積分器７０ａ，７０ｂ，７０ｃの
加算接合点１０８に加えられる。 第３図の量子化装置で使用するために、波形１
９の正および負の電流ループは精確な電荷量を有
している必要があり、正のパルスの電荷量は負の
パルスの電荷量と同一でなければならない。 電流波形１９の負のループが精確な予め定めら
れた電荷を有するようにするために、精確なDC
基準電圧が抵抗８４を通して加算接合点１１０に
加えられる。増幅器７２の出力はまた抵抗１１２
を通して加算接合点１１０に加えられる。増幅器
７２の出力が正である期間中、切換え回路８６は
開いている。増幅器７２の出力が負である期間
中、切換え回路８６は閉じており、加算接合点１
１０を積分増幅器８８ａの入力に接続する。切換
え回路８６が閉じている期間中、DC基準電圧も
積分器に加えられる。この電圧（但し極性は反転
されている）が第４図Ｊの２０に点線で示されて
いる。負電圧パルス波形１９が又同図には示され
ている。負パルス波形１９とパルス２０の面積の
差により積分増幅器８８ａの出力に電圧が発生さ
れ、その極性は回路メンバ９０ｓ，９０ａ，９０
ｆにより再び反転され、切換え回路７６が閉じて
いるとき接合点９４および１０４に流れる電流を
変化させるべく抵抗９２に加えられ、それによつ
て負パルスの電荷量がパルス２０の電荷量に精確
に等しくなるようサーボ制御する。 正パルス波形１９の電荷量を負パルスの電荷量
と精確に等しくするため、積分器９９ａ，９９
ｂ，９９ｃは増幅器７２の全出力（正及び負）を
積分する。正または負パルスの１方の電荷量が他
方と異なる場合には、積分器から抵抗１００、増
幅器７８ａ、抵抗８０および切換え回路８２を通
して加算接合点１０４に電流が流れ、それによつ
て１方のパルスの振幅を変化させてその電荷を他
方の極性のパルスの電荷に等しくなるよう補正す
る。 第３図は出力電流波形１９を量子化電流として
使用する本発明の量子化装置を示す。 本発明の量子化装置は第３図に示されており、
第４図Ｋの入力電圧２１は積分器７０ａ，７０
ｂ，７０ｃの入力に加えられる。信号２１は一定
信号として示されているが、これはサンプリング
速度が入力電圧の変化速度に比べて速い場合には
妥当な仮定である。標本化定理に従い、入力信号
の最大許容可能な変化速度はサンプリング速度が
入力信号の最高周波数の２倍であるときに生じ
る。 積分増幅器７０ａの出力は２つの反転増幅器１
２０ａ，１２０ｓ，１２０ｆおよび１２２ａ，１
２２ｓ，１２２ｆに加えられる。正のバイアス電
圧２３は抵抗１２４を通して加算接合点１２６に
加えられ、等しいが負の極性を有するバイアス電
圧２４は抵抗１２８を通して加算接合点１３０に
加えられる。増幅器１２２ａの出力は反転増幅器
１４０で反転される。 増幅器１２０ａからの出力信号は信号１６と共
にANDゲート１４２の入力に加えられ、該AND
ゲート１４２は増幅器１２０ａの出力および信号
１６の両者が正のときのみ信号２６を発生する。
出力信号２６はフリツプ・フロツプ１４４を動作
させ、リセツト・クロツク・パルス１２の次の立
上りで出力パルスを発生する。出力パルス２７は
正であり、入力信号が正であることを示す。出力
パルス２７はORゲート１４６を通して切換え回
路１０６を制御するのに加えられる。 ２１に負の入力信号が加えられると、２２の信
号は正となり、増幅器１２２ａの出力信号は負と
なる。負の信号は反転増幅器１４０で反転され、
ANDゲート１４８に加えられる。位相禁止信号
の否定がまたANDゲート１４８に加えられてい
る。ゲート１４８の２つの入力が共に正である
と、信号がフリツプ・フロツプ１５０に加えら
れ、該フリツプ・フロツプは次のクロツク・パル
スの立上りで動作する。フリツプ・フロツプ１５
０の出力は正のパルスであり、これは負の入力信
号２１を積分したものの振幅の尺度としてカウン
トされる。フリツプ・フロツプ１５０の出力は
ORゲート１４６に接続されており、フリツプ・
フロツプ１５０の出力が生じるときは常にゲート
回路１０６を閉じる。 フリツプフロツプ１４４または１５０が出力パ
ルスを発生する時には、いずれの時にも、OR回
路１４６を介してゲート回路１０６が閉成され
る。このゲート回路１０６が閉成した時点では
VRS信号１９の振幅がゼロとなるように調時され
ている。即ち、回路１０６の閉成の後それに遅延
して正また負のパルスの信号１９が積分器７０に
入力されるようになつている。この遅延時間は、
本実施例では１クロツク周期に成つている。従つ
て、回路１０６の閉成時点より１クロツク周期の
後にVRS信号１９が入力される。フリツプフロツ
プ１４４または１５０がパルスを発生するときに
はつねに、スイツチング機構１０６は閉成して積
分器７０Ａにパルス１９を接続する。パルス１９
の積分によりコンデンサ７０Ｃから正確な電荷量
を減じる。一定入力電圧２１を示す第４図Ｋにつ
いて考察を行う。入力電圧はサンプリング速度に
比べてゆつくりと変化しており、従つて説明の便
宜上一定入力電圧を仮定することは妥当である。
入力電圧２１の積分により積分増幅器７０ａの出
力にランプ電圧２２が得られる。電圧２２はその
極性に依存して出力電圧パルスまたはフリツプ・
フロツプ１５０の出力にパルスを発生する。出力
電圧２７またはフリツプ・フロツプ１５０からの
電圧のいずれかが存在すると、制御パルスがOR
ゲート１４６を通して加えられ、電圧波形１９中
に電圧パルスが生じ直前にゲート回路１０６を閉
じ、それによつて切換え時には切換え回路（ゲー
ト回路）１０６の両端には制御電圧以外の印加電
圧は存在しない。出力パルスのタイミングは、電
圧２２から減算するために適当な極性を有する電
圧パルス１９のみが積分増幅器７０ａの入力に加
えられるようなタイミングを有している。第４図
Ｉ乃至第４図Ｎを参照すると、ランプ電圧信号２
２は正の電圧２１に従つた勾配にて下降する。こ
の信号２２は、パルス１９が発生される迄下降を
続ける。積分増幅器７０ａに加えられる負のパル
ス１９は電圧２２の振幅を減少させ、電圧２２の
極性を逆転させる。この負のパルス１９は積分コ
ンデンサ７０ｃから予め定められた量の電荷を放
電する。反転増幅器１２０ａは波形２２を反転
し、該波形にバイアス電圧２３に等しい量のオフ
セツトを与える。増幅器１２０ａの出力が正とな
ると、電圧２６はまた位相禁止パルス１６の期間
中正となる。正の電圧２６はフリツプフロツプ１
４４にあたあえられ、その後の最初のリセツトク
ロツク信号１２の立ち上がりによつて立ち上がる
出力パルス２７を発生する。このパルス２７は、
正電圧２６が立ち下がつた後、最初のリセツトク
ロツクパルス信号１２立ち上がりによつて立ち下
がる。パルス２７の速度は電圧２１の振幅に比例
する。また、パルス２７の数からフリツプフロツ
プ１５０の出力パルス２７ａの数を減算した数が
正及び負の入力電圧２１の積分に比例することと
なる。 このようにして本発明の装置はまず第１にアナ
ログ電圧をデイジタル電圧に変換する量子化装置
であり、該量子化装置は切換回路の開閉時に切換
え回路１０６のスイツチの接点の両端に電圧がか
かつていないというユニークな特長を有してい
る。 第２に本発明の装置は、正および負のパルスが
精確な量の電荷を有しており、その電荷量は正お
よび負のパルスで平衡しているようなユニークな
パルス発生器を使用することを特長としている。
このパルス発生器の特長は積分器８８ａ，８８
ｃ，８４，１１２に対するサーボ・ループおよび
積分器９９ａ，９９ｂおよび９９ｃに対するサー
ボ・ループにより生じるものである。 電圧１９の負パルスの電荷量は基準電圧の振幅
に依存するが、その電荷量は抵抗８４，１１２お
よびコンデンサ８８ｃの容量の相対値を変化させ
ることにより変更し得ることは明らかである。 更に、積分器の通常の動作に従い積分器の時定
数はスケールを変化させることにより変化させ得
る。 CMRS FETが好ましいが、印加電圧の変化速
度に対して十分速く動作する任意の種類の電気的
または機械的切換え回路を使用し得ることも明ら
かである。標本化定理は印加電圧の最高周波数成
分の少くとも２倍の周波数のサンプリング速度を
要求している。 本発明を以上詳細に述べたが、本発明は上述の
ものに限定されるものではなく、当業者に自明な
本実施例の変形も本発明の概念内のものである。
第１図はカウンタ回路のブロツク図、第２図は
本発明に従う精確なパルス整形回路の回路図、第
３図は精確なアナログ・デイジタル変換回路の１
部分をブロツクで示した回路図、第４図は本発明
の装置における信号波形を示す図であり、第４図
Ａ〜第４図Ｉは時間関数で示した本発明装置で使
用されるタイミング・パルス、第４図Ｊは例とし
て述べた回路で使用される入力電圧波形、第４図
Ｋはアナログ・デイジタル変換器の積分器の出力
の電圧波形、第４図Ｌ、第４図Ｍ及び第４図Ｎは
アナログ・デイジタル変換器の種々の接合点にお
ける波形、第４図Ｏはアナログ・デイジタル変換
器の出力パルスを示している。 主要部分の符号の説明、７２，７２ｆ，７４，
８０，９２…第１の加算増幅器、７４ｔ，８０
ｔ，９２ｔ…複数個の入力端子、８８ａ，８８
ｃ，８４，１１２…第１の電流積分装置、８４
ｔ，１１２ｔ…第１および第２の入力端子、１１
０…加算接合点、＋DC REF…精確な電圧源、８
６…第１のチヨツプ装置、９９ａ，９９ｂ，９９
ｃ…第２の積分手段、７６…第２のチヨツプ装
置、８２…第３のチヨツプ装置、７０ａ，７０
ｂ，７０ｃ…第３の積分装置、１２０ｓ，１２２
ｓ…２つの出力チヤネル。
本発明に従う精確なパルス整形回路の回路図、第
３図は精確なアナログ・デイジタル変換回路の１
部分をブロツクで示した回路図、第４図は本発明
の装置における信号波形を示す図であり、第４図
Ａ〜第４図Ｉは時間関数で示した本発明装置で使
用されるタイミング・パルス、第４図Ｊは例とし
て述べた回路で使用される入力電圧波形、第４図
Ｋはアナログ・デイジタル変換器の積分器の出力
の電圧波形、第４図Ｌ、第４図Ｍ及び第４図Ｎは
アナログ・デイジタル変換器の種々の接合点にお
ける波形、第４図Ｏはアナログ・デイジタル変換
器の出力パルスを示している。 主要部分の符号の説明、７２，７２ｆ，７４，
８０，９２…第１の加算増幅器、７４ｔ，８０
ｔ，９２ｔ…複数個の入力端子、８８ａ，８８
ｃ，８４，１１２…第１の電流積分装置、８４
ｔ，１１２ｔ…第１および第２の入力端子、１１
０…加算接合点、＋DC REF…精確な電圧源、８
６…第１のチヨツプ装置、９９ａ，９９ｂ，９９
ｃ…第２の積分手段、７６…第２のチヨツプ装
置、８２…第３のチヨツプ装置、７０ａ，７０
ｂ，７０ｃ…第３の積分装置、１２０ｓ，１２２
ｓ…２つの出力チヤネル。
Claims (1)
- 【特許請求の範囲】 １ 精密で等しい電荷量を有する両極性パルスを
交互に発生する装置であり、 第１の極性の精密な電圧を有する電圧源（＋
DC REF）、 前記電圧源から電圧を受信するように接続され
て、第２の極性の精密な電圧を発生する第１の反
転加算増幅器７８、 第２の加算増幅器７２、 前記電圧源からの第１の極性の電圧を前記第２
の加算増幅器の一方の入力に与えるように接続さ
れている第１のゲート手段７６、 前記第１の反転加算増幅器の出力からの第２の
極性の電圧を前記第２の加算増幅器の他方の入力
に与えるように接続された第２のゲート手段８
２、 前記第２の加算増幅器の出力端子からの信号を
積分し、かつ前記第１の反転加算増幅器の入力端
子に出力信号を与えるように接続された第１の積
分器９９、 前記第２の加算増幅器の出力端子からの信号と
前記基準電圧源（＋DC REF）からの電圧との
和を示す和信号１１０を第３のゲート手段８６を
介して入力し、該和信号を積分し、かつ極性反転
して、前記第１のゲート手段を介して前記第２の
加算増幅器の入力端子に与える第２の積分器及び
反転増幅器８８，９０、及び 前記第１及び第２のゲート手段の一方の閉成と
他方の閉成との間に遅延を生じるように、前記第
１及び第２のゲート手段を順次閉成させるゲート
手段用タイミング制御パルスを発生させるタイミ
ング手段（１図）を備え、 前記第３のゲート手段が、前記タイミング手段
によつて制御され、前記第２の加算増幅器の出力
端子に現われた前記電圧源からの電圧とは反対の
極性の出力パルスが発生した後より短い遅延の後
閉成し、かつ前記第２の加算増幅器の出力に現わ
れた出力パルスがゼロになる短時間前に開成し、
それによつて前記出力パルスの電荷量を精密に制
御することを特徴とする装置。 ２ 特許請求の範囲第１項記載の装置において、
前記精密な電圧は周期的短形波であることを特徴
とする装置。 ３ 特許請求の範囲第２項記載の装置において、
前記第１の加算増幅器によつて形成されかつ前記
積分装置により積分されているパルスは前記精密
パルスとは逆極性であることを特徴とする装置。 ４ 特許請求の範囲第２項記載の装置において、
前記第１の加算増幅器７２，７２Ｆ，７４，９
２，８０は加算接合点９４，１０４を有し、前記
第１の加算増幅器は正および負のパルスよりなる
予め定められた周期系列を発生し、さらに前記加
算増幅器７２，７２Ｆ，７４，９２，８０の前記
出力パルスと前記精密な電圧（＋DC REF）の
極性が逆であるときのみ積分を行うべく前記電流
積分装置８８Ａ，８８Ｃ，８４，１１２の前記演
算増幅器８８Ａに加えられた電流をチヨツプする
第１のチヨツプ装置８６を含み、それによつて前
記精密電圧の極性と逆の極性を有する前記出力パ
ルスのみが電荷量制御されることを特徴とする装
置。 ５ 特許請求の範囲第４項記載の装置において、
前記第１の加算増幅器に対する前記入力端子の数
は２つであり、１つは前記電圧源に接続されてい
ることを特徴とする装置。 ６ 特許請求の範囲第５項記載の装置において、
さらに前記第１の加算増幅器の前記演算増幅器７
２に加えられた電流をチヨツプする第２および第
３のチヨツプ装置７６，８２を含むことを特徴と
する装置。 ７ 特許請求の範囲第４項記載の装置において、
前記第１の加算増幅器７２，７２Ｆ，７４，９
２，８０は第１および第２の入力接合点９４，１
０４および演算増幅器７２および帰還抵抗７２Ｆ
前記加算増幅器に対する前記入力端子７４Ｔ，９
２Ｔはスケーリング抵抗７４，９２を通して前記
第１の加算接合点９４に接続された第１および第
２の端子であり、前記第１の端子は極性反転器９
０Ａ，９０Ｆ，９０Ｓを介して前記第１の積分装
置８８Ａ，８８Ｃ，８４，１１２の出力端子に接
続されており、前記第２の端子７４Ｔは前記高精
度電圧源（＋DC REF）に接続されており、第
３および第４の端子７８Ｔ，１００Ｔは極性反転
器７８Ａ，７８Ｆ，７８Ｓ，１００およびスケー
リング抵抗８０を通して前記第２に入力加算接合
点１０４に接続されており、該装置はさらに： 前記第１の入力加算接合点９４から前記第１の
加算増幅器の前記演算増幅器７２の第２の加算入
力接合点１０４に加えられる電流をチヨツプする
第２のチヨツプ装置７６； 前記高精度な電圧源（＋DC REF）が前記第
３の入力端子７８Ｔに接続され； 前記第１の加算増幅器の出力端子１９にその入
力端子９９Ｔによつて接続され、前記出力信号中
の正および負のパルスの電荷量の差の尺度である
信号を発生する第２の積分器９９Ａ，９９Ｂ，９
９Ｃとを含み、該第２の積分器装置９９Ａ，９９
Ｂ，９９Ｃの出力信号は前記第４の入力端子１０
０Ｔに接続されており； さらに前記第３の入力端子８０Ｔから前記演算
増幅器７２の該第２の加算接合点１０４に加えら
れる電流をチヨツプする第３のチヨツプ装置８２
を含み、前記第２および第３のチヨツプ装置７
６，８２は任意の時点において該第２および第３
のチヨツプ装置のわずかに一方のみが閉じている
ようなタイミング関係にあり； それによつて正および負の出力パルスの電荷量
は等しくなるように制御されることを特徴とする
装置。 ８ 特許請求の範囲第７項記載の装置において、
前記第２および第３のチヨツプ装置７６，８２の
閉じる動作のタイミングは、前記出力パルスの幅
が実質的に同一で極性を交互するようになつてお
り、該交互する極性のパルスの間に等時間の０信
号が存在することを特徴とする装置。 ９ 精密で等しい電荷量を有する両極性パルスを
交互に発生する装置であり、 第１の極性の精密な電圧を有する電圧源（＋
DC REF）、 前記電圧源から電圧を受信するように接続され
て、第２の極性の精密な電圧を発生する第１の反
転加算増幅器７８、 第２の加算増幅器７２、 前記電圧源からの第１の極性の電圧を前記第２
の加算増幅器の一方の入力に与えるように接続さ
れている第１のゲート手段７６、 前記第１の反転加算増幅器の出力からの第２の
極性の電圧を前記第２の加算増幅器の他方の入力
に与えるように接続された第２のゲート手段８
２、 前記第２の加算増幅器の出力端子からの信号を
積分し、かつ前記第１の反転加算増幅器の入力端
子に出力信号を与えるように接続された第１の積
分器９９、 前記第２の加算増幅器の出力端子からの信号と
前記基準電圧源（＋DC REF）からの電圧との
和を示す和信号１１０を第３のゲート手段８６を
介して入力し、該和信号を積分し、かつ極性反転
して、前記第１のゲート手段を介して前記第２の
加算増幅器の入力端子に与える第２の積分器及び
反転増幅器８８，９０、及び、 前記第１及び第２のゲート手段の一方の閉成と
他方の閉成との間に遅延を生じるように、前記第
１及び第２のゲート手段を順次閉成させるゲート
手段用タイミング制御パルスを発生させるタイミ
ング手段（１図）を備え、 前記第３のゲート手段が、前記タイミング手段
によつて制御され、前記第２の加算増幅器の出力
端子に現われた前記電圧源からの電圧とは反対の
極性の出力パルスが発生した後より短い遅延の後
閉成し、かつ前記第２の加算増幅器の出力に現わ
れた出力パルスがゼロになる短時間前に開成し、
それによつて前記出力パルスの電荷量を精密に制
御し、 入力端子７０ｂの一つにアナログ電圧（VIN）
を受信するように接続された第３の積分器７０、 前記第２の加算増幅器の出力を前記第３の積分
器の入力端子に接続する第４のゲート手段１０
６、 前記第３の積分器７０からの出力信号を受信す
るように接続された相反する極性にバイアスされ
た第３及び第４の反転増幅器１２０，１２２、 第１及び第２のフリツプフロツプ１４４，１５
０、 前記第３の反転増幅器から信号を受信し、かつ
制御信号を前記第１のフリツプフロツプに与える
第１のANDゲート１４２を備え、 前記第４の反転増幅器からの信号を受信し、か
つ制御信号を、第２のANDゲートを介して、前
記第２のフリツプフロツプに与える第５の反転増
幅器１４０、 前記タイミング手段は、第１の極性の信号のみ
を前記第１のANDゲートを通過させ、一方、第
２の極性の信号のみを前記第２のANDゲートを
通過させるように、前記第１及び第２のANDゲ
ートに接続され、 前記タイミング手段は、前記第１及び第２のフ
リツプフロツプを各パルス毎にリセツトするよう
に前記第１及び第２のフリツプフロツプに接続さ
れ、更に、 前記第１及び第２のフリツプフロツプの出力信
号２７，２７ａを前記入力端子の一つ７１ｂのア
ナログ電圧（VIN）に対応したＡ／Ｄ変換出力と
して取り出すとともに、前記第１及び第２のフリ
ツプフロツプの一方が付勢されたときにのみ、常
に、ゲート信号を前記第４のゲート手段１０６に
与えるように接続されたORゲート１４６を備
え、前記第４のゲート手段の開閉時に前記第２の
加算増幅器からの出力信号がゼロとなるように調
時する、 ことを特徴とするＡ／Ｄ変換装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/101,043 US4303985A (en) | 1979-12-06 | 1979-12-06 | Analog voltage to pulse rate or analog to frequency converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56146325A JPS56146325A (en) | 1981-11-13 |
| JPH0368569B2 true JPH0368569B2 (ja) | 1991-10-29 |
Family
ID=22282820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17148580A Granted JPS56146325A (en) | 1979-12-06 | 1980-12-06 | Device for generating pulse having predetermined charge amount |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4303985A (ja) |
| JP (1) | JPS56146325A (ja) |
| CA (1) | CA1167969A (ja) |
| DE (1) | DE3045018A1 (ja) |
| FR (1) | FR2471701A1 (ja) |
| GB (1) | GB2066606B (ja) |
| IL (1) | IL61554A (ja) |
| IT (1) | IT1127932B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4450532A (en) * | 1982-04-19 | 1984-05-22 | General Electric Company | Voltage to frequency converter |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3022469A (en) * | 1960-01-04 | 1962-02-20 | George S Bahrs | Voltage to frequency converter |
| US3376431A (en) * | 1965-07-02 | 1968-04-02 | Robertshaw Controls Co | Continuous acting current integrator having selective zero base and providing variable repetition rate output pulses of predetermined width and amplitude |
| US3594649A (en) * | 1969-02-14 | 1971-07-20 | Minnesota Mining & Mfg | Voltage-controlled oscillator |
| US3643113A (en) * | 1969-03-07 | 1972-02-15 | Hersey Sparling Meter Co | Voltage-to-analog pulse rate converter |
| US3660782A (en) * | 1970-08-24 | 1972-05-02 | Computervision Corp | Signal level-to-pulse rate converter |
| US3742389A (en) * | 1971-06-23 | 1973-06-26 | Vidar Corp | Voltage to frequency converter having dual standard charge dispensers |
| US3995178A (en) * | 1971-09-27 | 1976-11-30 | Motor Finance Corporation | Pulse-width and frequency modulator circuit |
| DE2212792B2 (de) * | 1972-03-16 | 1975-02-13 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Spannungs-Frequenzwandler |
| US3749942A (en) * | 1972-03-27 | 1973-07-31 | Lear Siegler Inc | Voltage to frequency converter for long term digital integration |
| US3778794A (en) * | 1972-09-18 | 1973-12-11 | Westinghouse Electric Corp | Analog to pulse rate converter |
| US3902139A (en) * | 1974-01-14 | 1975-08-26 | Mobil Oil Corp | Temperature compensated pulse generator |
| US3942110A (en) * | 1974-05-08 | 1976-03-02 | General Electric Company | Analog to pulse rate converter |
| US3921012A (en) * | 1974-11-11 | 1975-11-18 | Mdh Ind Inc | Wide-range current-to-frequency converter |
| JPS5941201B2 (ja) * | 1975-03-19 | 1984-10-05 | 日本電気株式会社 | 基準電圧補償回路 |
| US3970943A (en) * | 1975-03-27 | 1976-07-20 | The United States Of America As Represented By The Secretary Of The Air Force | Analog-to-pulse integrating converter |
| US4016552A (en) * | 1975-09-12 | 1977-04-05 | Hewlett-Packard Company | Dual polarity pulse detection circuit with variable voltage threshold |
| US4114149A (en) * | 1976-07-19 | 1978-09-12 | Fairchild Camera And Instrument Corporation | Current comparator for an improved analog-to-digital converter method and apparatus |
| CH601803A5 (ja) * | 1976-08-25 | 1978-07-14 | Landis & Gyr Ag | |
| US4109168A (en) * | 1977-01-19 | 1978-08-22 | Analog Technology Corporation | Current-to-frequency converter |
-
1979
- 1979-12-06 US US06/101,043 patent/US4303985A/en not_active Expired - Lifetime
-
1980
- 1980-11-25 IL IL61554A patent/IL61554A/xx unknown
- 1980-11-28 DE DE19803045018 patent/DE3045018A1/de active Granted
- 1980-12-04 IT IT50308/80A patent/IT1127932B/it active
- 1980-12-05 CA CA000366246A patent/CA1167969A/en not_active Expired
- 1980-12-05 GB GB8039139A patent/GB2066606B/en not_active Expired
- 1980-12-06 JP JP17148580A patent/JPS56146325A/ja active Granted
- 1980-12-08 FR FR8025994A patent/FR2471701A1/fr active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4303985A (en) | 1981-12-01 |
| FR2471701B1 (ja) | 1984-08-31 |
| GB2066606A (en) | 1981-07-08 |
| FR2471701A1 (fr) | 1981-06-19 |
| GB2066606B (en) | 1983-12-07 |
| IT8050308A0 (it) | 1980-12-04 |
| IT1127932B (it) | 1986-05-28 |
| JPS56146325A (en) | 1981-11-13 |
| CA1167969A (en) | 1984-05-22 |
| DE3045018C2 (ja) | 1989-09-21 |
| DE3045018A1 (de) | 1981-06-11 |
| IL61554A (en) | 1984-08-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3541446A (en) | Small signal analog to digital converter with positive cancellation of error voltages | |
| US4112428A (en) | Clocked precision integrating analog to digital converter system | |
| US3918050A (en) | Analog-to-digital conversion apparatus | |
| US3942110A (en) | Analog to pulse rate converter | |
| US3678500A (en) | Analog digital converter | |
| US3277395A (en) | Pluse width modulator | |
| US4695742A (en) | Charge balance voltage-to-frequency converter utilizing CMOS circuitry | |
| US3648182A (en) | Device for converting two magnitudes into a number of pulses proportional to the integral of their product | |
| US3480949A (en) | Analog to digital converters | |
| US3488588A (en) | Digital voltmeter | |
| JPH0368569B2 (ja) | ||
| KR100272119B1 (ko) | 펄스폭 변조 회로 | |
| SE8104874L (sv) | Forfarande och anordning for elektrisk vermemengdsmetning | |
| JPS5749866A (en) | Analog-digital converter and digital voltmeter | |
| US3810152A (en) | Method and apparatus for conversion of a variable resistance to a time modulated signal and for analogue restoration | |
| US3701142A (en) | Integrating converters with synchronous starting | |
| JPS62185174A (ja) | 電子式電力量計 | |
| JPS581568B2 (ja) | アナログ・デジタル変換装置 | |
| SU434593A1 (ru) | Следящий интегрирующий аналого-цифровойпреобразователь | |
| EP0128068A1 (en) | Charge balance voltage-to-frequency converter utilizing CMOS circuitry | |
| JPS60206326A (ja) | 帰還形パルス幅変調方式ａ／ｄ変換器 | |
| US3846699A (en) | Method and device for measuring parameters of resonant lc circuit elements | |
| Kuppurajulu et al. | A fast response device for measurement of power, reactive power, volt-amperes and power factor | |
| SU723771A1 (ru) | Способ аналого-цифрового преобразовани | |
| Schiewe et al. | Analog logarithmic and antilogarithmic circuits using switching transistors |