JPH036857A

JPH036857A - 半導体装置およびその製造方法

Info

Publication number: JPH036857A
Application number: JP1142773A
Authority: JP
Inventors: Susumu Yoshikawa; 進吉川; Junpei Kumagai; 熊谷　淳平; Satoshi Shinozaki; 篠崎　慧
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-06-05
Filing date: 1989-06-05
Publication date: 1991-01-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は半導体装置およびその製造方法に関し、特に
一つのトランジスタと、一つのキャパシタとからなる積
層構造（スタック）型のメモリセルにて構成されたメモ
リセル部と、周辺回路部とをＨする半導体装置およびそ
の製造方法に関するものである。

・（従来の技術）従来、メモリセル部と、周辺回路部とを有する半導体装
置として、例えばＤＲＡＭがある。このＤ　ＲＡ　Ｍの
メモリセル部の微細化とともに、一定の平面積で、より
蓄積容量を増加させるだめの方法として、メモリセルの
スイッチングトランジスタ上に電荷蓄積電極／ドレイン
領域とを積層させるスタック型のメモリセルがある。

以下、図面を参照して、このスタック型のメモリセルに
ついて説明スる。

第６図は、従来のスタック型のメモリセルにて構成され
たメモリセル部と、周辺回路部とを有するＤＲＡＭの断
面図である。

第６図に示すように、まず、メモリセル部において、半
導体基板５０１の表面には、素子分離領域として、選択
的にフィールド酸化膜５０２が形成されている。このフ
ィールド酸化膜５０２によって分離された素子領域には
、半導体基板５０１とは、反対導電型のソース／ドレイ
ン領域５０３が形成されている。このソース／ドレイン
領域５０３と、ソース／ドレイン領域５０３との間に存
在しているチャネル領域上には、ゲート酸化膜５０４が
形成されている。このゲート酸化膜５０４上には、スイ
ッチングトランジスタのゲート（ワード線）５０５が形
成されている。このスイッチングトランジスタのゲート
（ワード線）５０５上には、絶縁膜５０９′が形成され
ている。

上記ソース／ドレイン領域５０３の一方には、これに接
して、電荷蓄積電極５０６が形成されている。この電荷
蓄積電極５０６上には、キャパシタの誘電体として、誘
電体＠５０７が形成されている。この誘電体８５０７上
には、対向電極５０８が形成されている。さらに、この
対向電極５０８上を含み、仝而に、層間絶縁膜５０９が
形成されている。この層間絶縁膜５０９を通して、他方
のソース７、′ドレイン領域５０３に対し、コンタクト
孔５１０が開孔されている。このコンタクト孔５１０を
介して、他方のソース、／ドレイン領域５０３に接続さ
れる配線（ビット線）５１１が形成されている。一方、
周辺回路部において、半導体基板５０１内の素子領域に
は、半導体基板５０１とは反対導電型であるソース／ド
レイン領域５０３゛が形成されている。このソース／ド
レイン領域５０３′と、ソース／ドレイン領域５０３′
との間に存在しているチャネル領域上には、ゲート酸化
Ｈ３Ｏ４＝が形成されている。このゲート酸化膜５０４
′上には、ゲート５０５′が形成されている。このゲー
）５０５　”上には、層間絶８膜として、絶縁膜５０９
が形成されている。この層間絶縁膜５０９を通して、上
記ソース／ドレイン領域５０３−に対し、コンタクト孔
５１０′が開孔されている。このコンタクト孔５１０′
を介して、ソース／ドレイン領域５０３′に接続される
配線５１１が形成されている。

このような、従来のスタック型のメモリセルにて構成さ
れたメモリセル部と、周辺回路部とを有するＤＲＡＭに
よれば、スイッチングトランジスタのゲート（ワード線
）５０５上に絶縁膜５０９′を形成し、この上に、電荷
蓄積電極５０６、誘電体Ｈ３Ｏ７、および対向電極５０
８を積み上げて、キャパシタを形成することにより、メ
モリセル部において、単位平面積当りの蓄積容量を増加
させることができる。

しかしながら、このような、従来のスタック型のメモリ
セルにて構成されたメモリセル部と、周辺回路部とを有
するＤＲＡＭによると、まず、メモリセル部において、
スイッチングトランジスタの上部に、蓄積電極５０６、
誘電体膜５０７、および対向電極５０８が積み上げられ
ている。したがって、基板５０１の厚さ方向の高さは、
通常のトランジスタの構造より、おおざっばにみて、電
極２枚と、誘電体膜の分高くなる。一方、周辺回路部に
おいて、トランジスタの上部には、何も積み上げられて
いない（通常のトランジスタの構造）。したがって、基
板５０１の厚さ方向の高さは、メモリセル部に比較して
薄くなる。ここで、メモリセル部と、周辺回路部との間
に、高さの相違、すなわち、段差が生じる。このように
、メモリセル部と、周辺回路部との間に段差が生じると
、配線５１１の形成、および加工が困難となる。特にメ
モリセル部および周辺回路部、相互間に配される、例え
ばビット線においては、この問題が顕著となる。

（発明が解決しようとする課題）この発明は上記のような点に鑑み為されたもので、スタ
ック型のメモリセルにて構成されたメモリセル部と、周
辺回路部とを有する半導体装置において、このメモリセ
ル部と、周辺回路部との間の段差を低減させ、配線の形
成、および加工、特に両者の相互間に配される配線の形
成、および加工を容易とすることができる半導体装置お
よびその製造方法を提供することを目的とする。

［発明の構成〕（課題を解決するための手段）この発明による半導体装置によれば、一つのトランジス
タと、一つのキャパシタとからなるメモリセルを有する
半導体装置において、上記トランジスタは、半導体主面
に対し、厚さ方向に形成される溝の側（４）前記第２の
溝の内部に、上記半導体主面、および溝の底面に形成さ
れるソース／ドレイン領域とを有し、上記キャパシタは
、電荷蓄積電極／ドレイン領域とを持つ積層構造型であ
り、このキャパシタの少なくとも一部が、上記半導体主
面に対し、厚さ方向に形成される溝の内部に形成される
ことを特徴とする。

また、その製造方法は、半導体基板表面に、半導体主面
に対し、厚さ方向に第１の溝を形成する工程と、この第
１の溝の内部を第１の絶縁膜にて埋め込む工程と、この
第１の絶縁膜の一部を除去し、再度半導体主面に対し、
厚さ方向に第２の溝を形成する工程と、この第２の溝の
内部に、この第２の溝の側（４）前記第２の溝の内部に
、この第２の溝の底面にソース／ドレイン領域とを有す
るトランジスタを形成する工程と、この第２の溝の内部
に、電荷蓄積電極／ドレイン領域とを有するキャパシタ
を形成する工程とを具備することを特徴とする。

（作用）上記のような半導体装置およびその製造方法にあっては
、半導体基板表面に、半導体主面に対し、厚さ方向に形
成された溝内に、メモリセルのスイッチングトランジス
タ、および積層構造型のキャパシタを形成するので、メ
モリセル部において、基板の厚さ方向の高さが削減され
る。したがって、メモリセル部と、周辺回路部との間の
基板の厚さ方向の段差が低減される。

（実施例）以下、図面を参照して、この発明の実施例に係わる半導
体装置およびその製造方法ついて説明する。

まず、第１図（ａ）ないし第１図（ｅ）、および第２図
（ａ）ないし第２図（ｅ）を参照して、第１の実施例に
ついて説明する。

第１図（ａ）ないし第１図（ｅ）は、この発明の第１の
実施例に係わる半導体装置を製造工程順に示した平面図
、第２図（ａ）ないし第２図（ｅ）は、第１図（ａ）な
いし第１図（ｅ）に示すＡ−Ａ゛線に沿う製造工程順に
示した断面図である。

また、第１図（ａ）ないし第１図（ｅ）、および第２図
（ａ）ないし第２図（ｅ）、において、各参照する符号
は対応するものとする。

まず、第１図（ａ）、および第２図（ａ）に示スヨウに
、第２図（ａ）に図示される、例えばｐ型半導体基板１
０１表面に、例えば選択酸化法により、選択的に素子分
離領域としてフィールド酸化膜１０２を、厚さ４０００
〜５０００人程度形成する。程度、このフィールド酸化
膜１０２が形成されたｐ型半導体基板１０１表面に、例
えばホトレジストを用いた写真蝕刻法により、半導体主
面に対し、基板１０１の厚さ方向に掘られる溝１０３を
、格子状に、幅０，７〜１．０μｍ程度形成する。次に
、全面に、例えばＣＶＤ法により、ＣＶＤ酸化膜１０４
を、厚さ５０００〜７０００人程度形成する。程度、こ
のＣＶＤ酸化膜１０４を、例えばＲＩＥ法により、エッ
チバックすることにより、上記溝１０３内に埋め込む。

次に、第１図（ｂ）、および第２図（ｂ）に示すように
、前記ｌ７１ｉ　１０３内に埋め込まれたＣＶＤ酸化膜
１０４のうち、メモリセルのスイッチングトランジスタ
と、キャパシタとが形成される領域に位置するＣＶＤ酸
化膜１０４を、例えばホトレジストを用いた写真蝕刻法
により、除去し、新たな溝１０３′を形成する。

次に、第１図（Ｃ）、および第２図（ｃ）に示すように
、第２図（ｃ）に図示する前記溝１０３′内に、例えば
熱酸化法により、ゲート酸化膜１０５を形成する。次に
、全面に、例えばＣＶＤ法により、メモリセルのスイッ
チングトランジスタのゲート（ワード線）となるポリシ
リコン層１０６を形成する。次に、このポリシリコン層
１０６を、例えばホトレジストを用いた写真蝕刻法によ
り、所定のワード線の形状にパターニングする。次に、
所定のソース／ドレイン形成領域に対し、例えばイオン
注入法により、ｎ型の不純物をイオン注入し、ソース／
ドレイン領域１０７を形成する。この第１図（Ｃ）、お
よび第２図（ｃ）では、上記溝１０３′底部と、フィー
ルド酸化膜１０２によって分離された素子領域のうち、
溝１０３″が形成されていない素子領域表面とに、ソー
ス／ドレイン領域１０７が形成されている。

したがって、ここに形成されるトランジスタは、溝１０
３′側面にチャネル領域が形成されることになる。

次に、第１図（ｄ）、および第２図（ｄ）に示すように
、例えばＣＶＤ法により、メモリセルのスイッチングト
ランジスタのゲート（ワード線）］０６を絶縁するため
の、ＣＶＤ酸化膜１０８を、厚さ１０００λ程度形成す
る。次に、前記溝１０３゛の底面に堆積されたＣＶＤ酸
化膜１０８、および前記溝１０３″の底面に形成された
ゲート酸化膜１０５を除去し、ソース／ドレイン領域１
０７に対するコンタクト部１０９′を形成する。

次に、全面に、例えばＣＶＤ法により、電荷蓄積電極と
なるポリシリコン層１０９を、厚さ５００〜２０００人
程度形成する程度に、このポリシリコン層１０９を導体
化するために、例えばイオン注入法により、ｎ型不純物
であるヒ素（Ａ、　ｓ　）をイオン注入する。そして、
このポリシリコン層１０９と、ソース／ドレイン領域１
０７とを、電気的に接続する。次に、このソース／ドレ
イン領域１０７と、電気的に接続されたポリシリコン層
１０９を、例えばホトレジストを用いた写真蝕刻法によ
り、所定の電荷蓄積？ＩＳ極の形状にバターニングする
。次に、全面に、キャパシタの誘電体となる誘電体膜１
１０を形成する。次に、全面に、例えばＣＶＤ法により
、対向電極となるポリシリコン層１１１を、厚さ１００
０〜４０００人程度形成する。程度、このソース／ドレ
イン領域１０７上に存在しているポリシリコン層１１１
に、例えばホトレジストを用いた写真蝕刻法により、ビ
ット線用のコンタクト孔が開孔される領域に対し、開孔
部１１２を開孔する。

次に、第１図（ｅ）、および第２図（ｅ）に示すように
、全面に、例えばＣＶＤ法により、第２図（ｅ）に図示
される層間絶縁膜となるＣＶＤ酸化膜１１３を、厚さ２
０００〜５０００人程度形成する。程度、このＣＶＤ酸
化膜１１３を通して、前記ソース／ドレイン領域１０７
に対し、コンタクト孔１１４を開孔する。次に、このコ
ンタクト孔１１４内も含み、全面に、例えばスパッタ法
により、例えば配線（ビット線）となるシリサイド膜１
１５を形成する。次に、このシリサイド膜１１５を、例
えばホトレジストを用いた写真蝕刻法により、所定の配
線（ビット線）の形状にパタニングする。このようにし
て、この発明の第１の実施例に係わる半導体装置のメモ
リセル部が形成される。また、第２図（ｅ）には、この
発明の第１の実施例に係わる半導体装置の周辺回路部の
トランジスタが、それぞれの高さの比較のために、図示
されている。次に、この周辺回路部のトランジスタにつ
いて説明する。ｐ型半導体基板１０１内には、ソース／
ドレイン領域１０７″が形成されている。このソース／
ドレイン領域１０７′と、ソース／ドレイン領域１０７
′との間に存在しているチャネル領域上には、ゲート酸
化膜１０５′全面には、層間絶縁膜として、ＣＶＤ酸化
膜１１３が形成されている。このＣＶＤ酸化膜１１３を
通して、上記ソース／ドレイン領域１０７゛に対し、コ
ンタクト孔１１４″が開孔されている。さらに、このコ
ンタクト孔１１４′を介して、ソース／ドレイン領域１
０７に接続される、例えばシリサイド膜による配線１１
５が形成されている。このような、周辺回路部のトラン
ジスタの形成方法は、上述したメモリセル部の製造工程
を利用することにより、メモリセル部と、はぼ同様の工
程にて形成されることは勿論である。

このような、この発明の第１の実施例に係わる半導体装
置のメモリセル部によれば、溝１０３′内に、メモリセ
ルのスイッチングトランジスタ、およびスタック型のキ
ャパシタが形成されるので、このメモリセル部と、第２
図（ｅ）に示す周辺回路部との段差が、第６図に示す従
来例に比較し軽減される。このように、段差が軽減され
ることから、段差部分において、例えば配線１１５とな
るシリサイド膜のステップカバレージが悪くなったりす
ることがなくなる。したがって、配線１１５の形成、お
よび加工を容易とすることができる。

特にメモリセル部、および周辺回路部上の、両者の相互
間に配される、例えばビット線において、加工が容易と
なる。また、配線の信頼性も向上する。

次に、第３図（ａ）ないし第３図（ｅ）、および第４図
（ａ）ないし第４図（ｅ）を参照して、第２の実施例に
ついて説明する。

第３図（ａ）ないし第３図（ｅ）は、この発明の第２の
実施例に係わる半導体装置を製造工程順に示した平面図
、第４′図（ａ）ないし第４図（ｅ）は、第３図（ａ）
ないし第３図（ｅ）に示すＢ−Ｂ−線に沿う製造工程順
に示した断面図である。

また、第３図（ａ）ないし第３図（ｅ）、および第４図
（ａ）ないし第４図（ｅ）において、各参照する符号は
対応するものとする。

まず、第３図（ａ）、および第４図（ａ）に示すように
、第４図（ａ）に図示される、例えばｐ型半導体基板２
０１表面に、例えば選択酸化法により、選択的に素子分
離領域として第１のフィールド酸化膜２０２を形成する
。次に、この第１のフィールド酸化膜が形成されたｐ型
半導体基板２０１表面に、例えばホトレジストを用いた
写真蝕刻法により、半導体主面に対し、基板２０１の厚
さ方向に掘られる溝２０３を、格子状に形成する。次に
、この格子状に掘られた溝２０３のうち、ビット線が形
成される方向に走る溝２０３の底面に、例えば選択酸化
法により、選択的に第２のフィールド酸化膜２０２′を
形成する。

次に、第３図（ｂ）、および第４図（ｂ）に示すように
、全面に、例えばＣＶＤ法により、ＣＶＤ酸化膜２０４
を形成する。次に、このＣＶＤｐ化！２０４を、例えば
ＲＩＥ法により、エッチバックすることにより、第１の
実施例同様、格子状に掘られた前記溝２０３内に埋め込
む。

次に、第３図（Ｃ）、および第４図（ｃ）に示すように
、前記ＣＶＤ酸化膜２０４のうち、ワード線が形成され
る方向に走る溝２０３内に埋め込まれているＣＶＤ酸化
膜２０４を、例えばホトレジストを用いた写真蝕刻法に
より、除去し、新たな溝２０３′を形成する。

次に、第３図（ｄ）、および第４図（ｄ）に示すように
、前記溝２０３内に、例えば熱酸化法により、ゲート酸
化膜２０５を形成する。ここで、第４図（ｄ）には、熱
酸化により、溝２０３゛底面に、形成されたゲート酸化
膜２０５が図示されている。次に、全面に、例えばＣＶ
Ｄ法により、メモリセルのスイッチングトランジスタの
ゲート（ワード線）となるポリシリコン層２０６を形成
する。次に、このポリシリコン層２０６を、例えばＲＩ
Ｅ法により、エッチバックすることにより、上記溝２０
３″内に埋め込む。

次に、第３図（ｅ）、および第４図（ｅ）に示すように
、満２０３′内に埋め込まれた前記ポリシリコン層２０
６のうち、メモリセルのキャパシタが形成される領域に
位置するポリシリコン層２０６を、例えばホトレジスト
を用いた写真蝕刻法により、除去し、再度、新たな溝２
０３′を形成する。次に、所定のソース／ドレイン形成
領域に対し、例えばイオン注入法により、ｎ型の不純物
をイオン注入し、ソース／ドレイン領域２０７を形成す
る。この後、図示はしないが、第１の実施例と同様の工
程により、溝２０３′内に、上記ソース／ドレイン領域
２０７に接続される電荷蓄＠電極、誘電体膜、対向電極
を形成する。さらに、層間絶縁膜を形成し、装置の所定
の場所にコンタクト孔を開孔して、所定の配線を施すこ
とにより、第２の実施例に係わる半導体装置か製造され
る。

このように、第１の実施例では、溝１０３′底部に形成
されるソース／ドレイン領域１０７同士の分離を、溝１
０３内に埋め込んだＣＶＤ酸化膜１０４にて行なったが
、溝２０３゛底部に形成されるソース／ドレイン領域２
０７同士の分離を、溝２０３内の底部に、選択的に形成
されたフィールド酸化膜２０２゛にて行なってもよい。

このような、第２の実施例に係わる半導体装置のメモリ
セル部によれば、第１の実施例同様、メモリセル部と、
周辺回路部との段差が軽減されるほか、ワード線が、溝
２０３゛に埋め込んだポリシリコン層２０６にて形成さ
れるので、このワード線の形成時に、写真蝕刻法、すな
わち、マスク合わせの必要がなくなる。したがって、ワ
ード線を自己整合的に形成することができる。

次に、第５図（ａ）ないし第５図（ｃ）を参照して、第
３の実施例について説明する。

第５図（ａ）ないし第５図（ｃ）は、この発明の第３の
実施例に係わる半導体装置を製造工程順に示した断面図
である。

この第３の実施例に係わる半導体装置の初期の製造工程
は、第１の実施例の第１図（Ｃ）、および第２図（Ｃ）
までに説明した製造工程と同じである。この工程以下を
、図面を参照して説明する。

まず、第５図（ａ）に示すように、第１の実施例で説明
した製造工程により、例えばｐ型半導体基板３０１表面
に、例えば選択酸化法により、選択的に素子分離領域と
してフィールド酸化膜３０２を形成する。次に、このフ
ィールド酸化膜３０２が形成されたｐ型半導体基板３０
１表面に、例えばホトレジストを用いた写真蝕刻法によ
り、半導体主面に対し、基板３０１の厚さ方向に掘られ
る溝（第３の実施例中では図示されていない）を、格子
状に形成する。次に、全面に、例えばＣＶＤ法により、
ＣＶＤ酸化膜（第３の実施例中では図示されていない）
を形成する。次に、このＣＶＤ酸化膜の（第３の実施例
中では図示されていない）を、例えばＲＩＥ法により、
エッチバックすることにより、上記溝（第３の実施例中
では図示されていない）内に埋め込む。次に、この溝（
第３の実施例中では図示されていない）内に埋め込まれ
たＣＶＤ酸化膜（第３の実施例中では図示されていない
）うち、メモリセルのスイッチングトランジスタと、キ
ャパシタとが形成される領域のＣＶＤ酸化膜（第３の実
施例中では図示されていない）を、例えばホトレジスト
を用いた写真蝕刻法により、除去し、新たな溝３０３′
を形成する。次に、この溝３０３′内に、例えば熱酸化
法により、ゲート酸化膜３０５を形成する。次に、全面
に、例えばＣＶＤ法により、メモリセルのスイッチング
トランジスタのゲート（ワード線）となるポリシリコン
層３０６を形成する。次に、このポリシリコン層３０６
を、例えばホトレジストを用いた写真蝕刻法により、所
定のワード線の形状にパターニングする。次に、所定の
ソース／ドレイン形成領域に対し、例えばイオン注入法
により、ｎ型の不純物をイオン注入し、ソース／ドレイ
ン領域３０７を形成する。次に、例えばＣＶＤ法により
、メモリセルのスイッチングトランジスタのゲート（ワ
ード線）３０６を、絶縁するための、ＣＶＤ酸化膜３０
８を形成する。次に、溝３０３′の内部に堆積されたＣ
ＶＤ酸化膜３０８、および前記満３０３′内の底面に形
成されたゲート酸化膜３０５を、例えばホトレジストを
用いた写真蝕刻法により、選択的にエツチングする。こ
の後、さらに、エツチングを続けることにより、ＩＩ、
３０３−底部に位置するｐ型半導体基板３０１内に、再
度、新たな溝３０３′を形成する。

次に、第５図（ｂ）に示すように、全面に、例えばＣＶ
Ｄ法により、電荷蓄積電極となるポリシリコン層３０９
を形成する。次に、このポリシリコン層３０９を導体化
するために、例えばイオン注入法により、ｎ型不純物で
あるヒ素（Ａｓ）をイオン注入する。この時、このポリ
シリコン層３０９に、イオン注入されているｎ型不純物
であるヒ素を、ｐ型半導体基板３０１内に拡散させるこ
とにより、前記溝３０３″の側面、および底面に、ソー
ス／ドレイン領域３０７′を形成し、前記ソース／ドレ
イン領域３０７と一体化する。次に、このソース／ドレ
イン領域１０７、および１０７′と、電気的に接続され
たポリシリコン層３０９を、例えばホトレジストを用い
た写真蝕刻法により、所定の電荷蓄積電極の形状にパタ
ーニングする。次に、全面に、キャパシタの誘電体とな
る誘電体膜３１０を形成する。次に、全面に、例えばＣ
ＶＤ法により、対向電極となるポリシリコン層３１１を
形成する。次に、上記ソース／ドレイン領域３０７上に
存在しているポリシリコン層３１１に、例えばホトレジ
ストを用いた写真蝕刻法により、ビット線用のコンタク
ト孔が開孔される領域に対し、開孔部３１２を開孔する
。

次に、第５図（Ｃ）に示すように、全面に、例えばＣＶ
Ｄ法により、層間絶縁膜となるＣＶＤ酸化膜３１３を形
成する。次に、このＣＶＤ酸化膜３１３を通して、前記
ソース／ドレイン領域３０７に対し、コンタクト孔３１
４を開孔する。

次に、このコンタクト孔３１４内も含み、全面に、例え
ばスパッタ法により、例えば配線（ビット線）となるシ
リサイド膜３１５を形成する。次に、このシリサイド膜
３１５を、例えばホトレジストを用いた写真蝕刻法によ
り、所定の配！Ｊ！（ビット線）の形状にバターニング
する。このようにして、この発明の第３の実施例に係わ
る半導体装置のメモリセル部が形成される。

このような、第３の実施例に係わる半導体装置のメモリ
セル部によれば、第１の実施例同様、メモリセル部と、
周辺回路部との段差が軽減されるほか、？Ｒ３０３−内
に、さらに、溝３０３′を形成し、両者の溝にかかって
、キャパシタを形成するので、第１の実施例に比較し、
単位平面積当りの蓄積容量を増加させることができる。

また、電荷蓄８！電極３０９と、ソース／ドレイン領域
３０７、および３０７′とのコンタクト面積が広くなる
ので、コンタクト抵抗を低下させることができる。

尚、この第３の実施例において、Ｒ３０３−の底部、並
びに３０３′の側面、および底部に形成されるソース／
ドレイン領域３０７、および３０７′同士の分離を、第
２の実施例で説明したように、溝内に、選択的に形成し
たフィールド酸化膜にて行なってもよいことは勿論であ
る。

［発明の効果］以上説明したようにこの発明によれば、スタック型のメ
モリセルにて構成されたメモリセル部と、周辺回路部と
を有する半導体装置において、このメモリセル部と、周
辺回路部との基板の厚さ方向の段差を低減できるので、
配線の形成、および加工、特に両者の相互間に配される
配線の形成、および加工を容易とすることができる半導
体装置およびその製造方法が提供される。

【図面の簡単な説明】

第１図（ａ）ないし第１図（ｅ）はこの発明の第１の実
施例に係わる半導体装置を製造工程順に示した平面図、
第２図（ａ）ないし第２図（ｅ）は第１図（ａ）ないし
第１図（ｅ）に図示されるＡ−Ａ−線に沿う製造工程順
に示した断面図、第３図（ａ）ないし第３図（ｅ）はこ
の発明の第２の実施例に係わる半導体装置を製造工程順
に示した平面図、第４図（ａ）ないし第４図（ｅ）は第
３図（ａ）ないし第３図（ｅ）に図示されるＢ−Ｂ′線
に沿う製造工程順に示した断面図、第５図（ａ、　）な
いし第５図（Ｃ）はこの発明の第３の実施例に係わる半
導体装置を製造工程順に示した断面図、第６図は従来技
術による半導体装置の断面図である。１０１・・・ｐ型半導体基板、１０２・・・フィールド
酸化膜、１．０３，１０３−・・・溝、１０４・・・Ｃ
ＶＤ酸化膜、１０５，１０５”・・・ゲート酸化膜、１
０６・・・ポリシリコン層（ワード線）１０６−−−・
ゲート、１０７，１０７−・・・ソース／ドレイン領域
、１０８・・・ＣＶＤ酸化膜、１０９・・・ポリシリコ
ン層（電荷蓄積電極）　　１１０・・・誘電体膜、１１
１・・・ポリシリコン層（対向電極）、１１２・・・開
孔部、１１３・・ＣＶＤ酸化酸化層間絶縁膜）、１１４
．１１４−・・・コンタクト孔、１１５・−シリサイド
膜（配線）　２０１・・・ｐ型半導体基板、２０２．２
０２−・・・フィールド酸化膜、２０３゜２０３′・・
・溝、２０４・・ＣＶＤ酸化膜、２０５・・・ゲート酸
化膜、２０６・・・ポリシリコン層（ワード線）、２０
７・・・ソース／ドレイン領域、３０１・・・ｐ型半導
体基板、３０２・・・フィールド酸化膜、３０３’、３
０３’・・・溝、３０５・・・ゲート酸化膜、３０６・
・・ポリシリコン層（ワードｍ）、３０７３０７　・・
・ソース／ドレイン領域、３０８−ＣＶＤ酸化膜、３０
９・・・ポリシリコン層（電荷蓄積電極）、３１０・・
・誘電体膜、３１１・・・ポリシリコン層（対向電極）
　、３１２・・・開孔部、３１３・ＣＶＤ酸化膜（層間
絶縁膜）、３１４・・・コンタクト孔、３１５・・・シ
リサイド膜（配線）、５０１・・ｐ型半導体基板、５０
２・・・フィールド酸化膜、５０３．５０３−ソース／
ドレイン領域、５０４５０４゛・・ゲート酸化膜、５０
５・・ワード線（ゲ−ｈ）、５０５−・・・ゲート、５
０６・・・電荷蓄積電極、５０７・・・誘電体膜、５０
８・・対向電極、５０９．５０９−・・・ＣＶＤ酸化膜
（層間絶縁膜）、５１０．５１０−・・・コンタクト孔
、５〕１・・・配線。

Claims

【特許請求の範囲】

（１）一つのトランジスタと、一つのキャパシタとから
なるメモリセルを有する半導体装置において、上記トラ
ンジスタは、半導体主面に対し、厚さ方向に形成される
溝の側面に形成されるチャネル領域と、上記半導体主面
、および溝の底面に形成されるソース／ドレイン領域と
を有し、上記キャパシタは、電荷蓄積電極と、誘電体膜
と、対向電極とを持つ積層構造型であり、このキャパシ
タの少なくとも一部が、上記半導体主面に対し、厚さ方
向に形成される溝の内部に形成されることを特徴とする
半導体装置。
（２）前記半導体基板主面に対し、厚さ方向に形成され
る溝の底部に、さらに、半導体基板主面に対し、厚さ方
向に形成される第２の溝を有し、前記積層構造型キャパ
シタの一部が、さらに、この第２の溝の内部に形成され
ていること特徴とする請求項（１）記載の半導体装置。
（３）一つのトランジスタと、一つのキャパシタとから
なるメモリセルを有する半導体装置の製造方法において
、半導体基板表面に、半導体主面に対し、厚さ方向に第
１の溝を形成する工程と、この第１の溝の内部を第１の
絶縁膜にて埋め込む工程と、この第１の絶縁膜の一部を
除去し、再度半導体主面に対し、厚さ方向に第２の溝を
形成する工程と、この第２の溝の内部に、この第２の溝
の側面に形成されるチャネル領域と、少なくともこの第
２の溝の底面、および半導体主面上にソース／ドレイン
領域とを有するトランジスタを形成する工程と、少なく
ともこの第２の溝の内部に、電荷蓄積電極と、誘電体膜
と、対向電極とを有するキャパシタを形成する工程とを
具備することを特徴とする半導体装置の製造方法。
（４）前記第２の溝の内部に、この第２の溝の側面に形
成されるチャネル領域と、この第２の溝の底面、および
半導体主面上にソース／ドレイン領域とを有するトラン
ジスタを形成する工程の後、さらに、第２の溝の内部に
、半導体主面に対し、厚さ方向に第３の溝を形成する工
程と、この第３の溝、および上記第２の溝の両者の内部
にかかって、電荷蓄積電極と、誘電体膜と、対向電極と
を有するキャパシタを形成する工程とを具備することを
特徴とする請求項（３）記載の半導体装置の製造方法。