JPH036862A - ゲートターンオフサイリスタ - Google Patents
ゲートターンオフサイリスタInfo
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- JPH036862A JPH036862A JP14276789A JP14276789A JPH036862A JP H036862 A JPH036862 A JP H036862A JP 14276789 A JP14276789 A JP 14276789A JP 14276789 A JP14276789 A JP 14276789A JP H036862 A JPH036862 A JP H036862A
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- base layer
- type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的］
（産業上の利用分野）
本発明は、ゲートターンオフサイリスタ（ＧＴＯ）に関
する。
する。
（従来の技術）
ＧＴＯは、ゲート電極によりターンオンのみならずター
ンオフも可能としたサイリスタである。
ンオフも可能としたサイリスタである。
第８図は従来の一般的なサイリスクの構造を示す。ｎ型
エミッタ層２１．ｎ型バッファ層２２゜高抵抗ｎ型ベー
ス層２３．ｐ型ベース層２４およびｎ型エミッタ層２５
がこの順に積層されてｐｎｐｎ構造を形成している。ｎ
型エミッタ層２５は図では二つしか示していないが、通
常多数個に分割配置され、これにカソード電極２７が形
成されている。ｎｕエミッタ層２５を囲むｐ型ベース層
２４表面にはゲート電極２８が設けられている。ｎ型エ
ミッタ層２１にはアノード電極２つが形成されている。
エミッタ層２１．ｎ型バッファ層２２゜高抵抗ｎ型ベー
ス層２３．ｐ型ベース層２４およびｎ型エミッタ層２５
がこの順に積層されてｐｎｐｎ構造を形成している。ｎ
型エミッタ層２５は図では二つしか示していないが、通
常多数個に分割配置され、これにカソード電極２７が形
成されている。ｎｕエミッタ層２５を囲むｐ型ベース層
２４表面にはゲート電極２８が設けられている。ｎ型エ
ミッタ層２１にはアノード電極２つが形成されている。
カソード側に露出するｐｎ接合面は絶縁膜２６で覆って
いる。
いる。
このようなＧＴＯでは、ターンオン時、ｎ型エミッタ層
２５から電子が注入され、それに応じてｎ型エミッタ層
２１から正孔が注入され、この両者がｐ型ベース層２４
とｎ型ベース層２２間の主接合を順バイアスする。この
とき注入されたキャリアの蓄積には一定の時間がかかり
、これがターンオンの遅れやｄ ｊ／ｄ を耐量が十分
でないといった問題になる。一方ターンオフ時には、ｐ
型ベース層２４とｎ型ベース層２２間の主接合が回復し
、ここに空乏層が形成された後に、ｎ型ベース層２３内
に大量の残留キャリアが存在し、これが所謂テール電流
として数１０μＳｅｅ〜数１００μｓｅｃ流れるという
現象が生じる。これはターンオフ時間が長くなるだけで
なく、ターンオフ時のスイッチングエネルギー損失が大
きくなり、素子のエネルギー変換効率を低下させるとい
う問題につながる。
２５から電子が注入され、それに応じてｎ型エミッタ層
２１から正孔が注入され、この両者がｐ型ベース層２４
とｎ型ベース層２２間の主接合を順バイアスする。この
とき注入されたキャリアの蓄積には一定の時間がかかり
、これがターンオンの遅れやｄ ｊ／ｄ を耐量が十分
でないといった問題になる。一方ターンオフ時には、ｐ
型ベース層２４とｎ型ベース層２２間の主接合が回復し
、ここに空乏層が形成された後に、ｎ型ベース層２３内
に大量の残留キャリアが存在し、これが所謂テール電流
として数１０μＳｅｅ〜数１００μｓｅｃ流れるという
現象が生じる。これはターンオフ時間が長くなるだけで
なく、ターンオフ時のスイッチングエネルギー損失が大
きくなり、素子のエネルギー変換効率を低下させるとい
う問題につながる。
（発明が解決しようとする課題）
以上のように従来のＧＴＯでは、ｄ ｉ ／ ｄ を耐
量や高周波動作の点で十分ではないという問題があった
。
量や高周波動作の点で十分ではないという問題があった
。
本発明は、このような問題を解決したＧＴＯを提供する
ことを目的とする。
ことを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明に係るＧＴＯは、第１導電型エミッタ層、第２導
電型ベース層、第１導電型高抵抗ベース層、第１導電型
低抵抗ベース層および第２導電型エミッタ層がこの順に
積層された構造を有し、第１導電型エミッタ層および第
２導電型ベース層の一部に形成されたアノード電極、第
２導電型エミッタ層に形成されたカソード電極および第
１導電型ベース層に形成された第１ゲート電極を有する
構造を基本として、第１導電型高抵抗ベース層の一部が
アノード側表面に露出する部分を有し、この部分と第１
導電型エミッタ層により挟まれた第２導電型ベース層表
面にＭＯＳ構造の第２ゲート電極を設けたことを特徴と
する。
電型ベース層、第１導電型高抵抗ベース層、第１導電型
低抵抗ベース層および第２導電型エミッタ層がこの順に
積層された構造を有し、第１導電型エミッタ層および第
２導電型ベース層の一部に形成されたアノード電極、第
２導電型エミッタ層に形成されたカソード電極および第
１導電型ベース層に形成された第１ゲート電極を有する
構造を基本として、第１導電型高抵抗ベース層の一部が
アノード側表面に露出する部分を有し、この部分と第１
導電型エミッタ層により挟まれた第２導電型ベース層表
面にＭＯＳ構造の第２ゲート電極を設けたことを特徴と
する。
（作 用）
本発明のＧＴＯにおいては、ター〉オン時、第２ゲート
電極にその下の第２導電型ベース層表面が反転するバイ
アスを印加してＭＯＳトランジスタ動作させる。これに
より、第１導電型エミッタ層から第１導電型高抵抗ベー
ス層に反転チャネルを通して大量のキャリアが注入され
る。これに加えて従来と同様に、第１ゲート電極へのバ
イアスによって第２導電型エミッタ層からキャリアが注
入される。これらのキャリア注入の結果、速い電流の立
上がりが可能になり、高いｄ ｉ ／ ｄ を耐量が得
られる。
電極にその下の第２導電型ベース層表面が反転するバイ
アスを印加してＭＯＳトランジスタ動作させる。これに
より、第１導電型エミッタ層から第１導電型高抵抗ベー
ス層に反転チャネルを通して大量のキャリアが注入され
る。これに加えて従来と同様に、第１ゲート電極へのバ
イアスによって第２導電型エミッタ層からキャリアが注
入される。これらのキャリア注入の結果、速い電流の立
上がりが可能になり、高いｄ ｉ ／ ｄ を耐量が得
られる。
（実施例）
以下、本発明の詳細な説明する。
第１図は、第１の実施例のＧＴＯを示す断面図である。
ｐ型エミッタ層１．ｎ型ベース層２、 Ｉ）−型高抵
抗ベース層３． ｐ型高抵抗ベース層４およびｎ型エ
ミッタ層５からなるｐｎｐｎ構造が基本サイリスタ構造
である。ｐ−型高抵抗べ一ス層３はｎ型ベース層２に比
べて厚く、かつ不純物濃度は低い。ｎ型エミッタ層５は
通常複数個に分割配置されており、これとｐ型ベース層
４のなすｐｎ接合の露出面は絶縁膜６で覆われている。
抗ベース層３． ｐ型高抵抗ベース層４およびｎ型エ
ミッタ層５からなるｐｎｐｎ構造が基本サイリスタ構造
である。ｐ−型高抵抗べ一ス層３はｎ型ベース層２に比
べて厚く、かつ不純物濃度は低い。ｎ型エミッタ層５は
通常複数個に分割配置されており、これとｐ型ベース層
４のなすｐｎ接合の露出面は絶縁膜６で覆われている。
ｎ型エミッタ層５にはカソード電極７、ｐ型ベース層４
には第１ゲート電極８、ｐ型エミッタ層１にはアノード
電極９がそれぞれ形成されている。
には第１ゲート電極８、ｐ型エミッタ層１にはアノード
電極９がそれぞれ形成されている。
ｎ型ベース層２は一部ｐ型エミッタ層１を通して表面に
露出しており、アノード電極９はこの露出したｎ型ベー
ス層２にもコンタクトして、アノード短絡構造を構成し
ている。更にｐ−型高抵抗ベース層３の一部がアノード
側表面に露出しており、この部分とｐ型エミッタ層１に
より挟まれた領域のｎ型ベース層２表面にゲート絶縁膜
１０を介して第２ゲート電極１１が形成されている。す
なわちこの第２ゲート電極１１の部分は、ｐ型エミッタ
層１をソースとし、ｐ−型高抵抗ベース層３をドレイン
とするｐチャネルＭＯＳトランジスタを構成している。
露出しており、アノード電極９はこの露出したｎ型ベー
ス層２にもコンタクトして、アノード短絡構造を構成し
ている。更にｐ−型高抵抗ベース層３の一部がアノード
側表面に露出しており、この部分とｐ型エミッタ層１に
より挟まれた領域のｎ型ベース層２表面にゲート絶縁膜
１０を介して第２ゲート電極１１が形成されている。す
なわちこの第２ゲート電極１１の部分は、ｐ型エミッタ
層１をソースとし、ｐ−型高抵抗ベース層３をドレイン
とするｐチャネルＭＯＳトランジスタを構成している。
このように構成されたＧＴＯの動作を次に説明する。タ
ーンオン時は、第１ゲート電極８にカソード電極７に対
して正のバイアスを与え、同時に第２ゲート電極１１に
はカソード電極９に対して負のバイ゛アスを与える。こ
れにより、ｎ型エミッタ層５から電子が注入され、同時
にｐ型エミッタ層１から第２ゲート電極１１下のｎ型ベ
ース層２の表面チャネルを通して正孔が注入される。こ
の様に電子注入と正孔注入を行わせることによって、タ
ーンオン時の急峻な電流の立上がりが可能になる。
ーンオン時は、第１ゲート電極８にカソード電極７に対
して正のバイアスを与え、同時に第２ゲート電極１１に
はカソード電極９に対して負のバイ゛アスを与える。こ
れにより、ｎ型エミッタ層５から電子が注入され、同時
にｐ型エミッタ層１から第２ゲート電極１１下のｎ型ベ
ース層２の表面チャネルを通して正孔が注入される。こ
の様に電子注入と正孔注入を行わせることによって、タ
ーンオン時の急峻な電流の立上がりが可能になる。
なおこのターンオン時の第１ゲート電極８および第２ゲ
ート電極１１へのバイアス印加のタイミングは同時であ
っても良いし、適当に一方を遅らせてもよい。
ート電極１１へのバイアス印加のタイミングは同時であ
っても良いし、適当に一方を遅らせてもよい。
ターンオフ時は、第１ゲート電極８をカソード電極７に
対して負にバイアスし、ｐ型ベース層３゜４中の過剰キ
ャリアを排出する。このとき第２ゲート電極１１はカソ
ード電極９に対して零バイアスとして、ｐチャネルＭＯ
Ｓトランジスタはオフに保つ。
対して負にバイアスし、ｐ型ベース層３゜４中の過剰キ
ャリアを排出する。このとき第２ゲート電極１１はカソ
ード電極９に対して零バイアスとして、ｐチャネルＭＯ
Ｓトランジスタはオフに保つ。
こうしてこの実施例によれば、高速動作が可能でｄ ｉ
／ｄ を耐量の高いＧＴＯが得られる。
／ｄ を耐量の高いＧＴＯが得られる。
次に他の幾つかの実施例を説明する。なお以下の実施例
において、第１図と対応する部分には第１図と同一符号
を付して詳細な説明は省略する。
において、第１図と対応する部分には第１図と同一符号
を付して詳細な説明は省略する。
第２図は、第２の実施例のＧＴＯを示す断面図である。
この実施例では、第１図の構造に対してさらに、ｐ型エ
ミッタ層１内にｎ型層１２が設けられている。アノード
電極９はこのｎ型層１２にもコンタクトさせている。ゲ
ート絶縁膜１０と第２ゲート電極１１は、このｎ型層１
２の端までかかるように延長されている。この構造は、
ｐ型エミッタ層１をソースとし、ｐ型高抵抗ベース層を
ドレインとするｐチャネルＭＯＳトランジスタと、ｎ型
層１２をドレインとし、ｎ型ベース層２をソースとする
ｎチャネルＭＯＳトランジスタとが、第２ゲート電極１
１を共通ゲートとして直列接続されたものといえる。
ミッタ層１内にｎ型層１２が設けられている。アノード
電極９はこのｎ型層１２にもコンタクトさせている。ゲ
ート絶縁膜１０と第２ゲート電極１１は、このｎ型層１
２の端までかかるように延長されている。この構造は、
ｐ型エミッタ層１をソースとし、ｐ型高抵抗ベース層を
ドレインとするｐチャネルＭＯＳトランジスタと、ｎ型
層１２をドレインとし、ｎ型ベース層２をソースとする
ｎチャネルＭＯＳトランジスタとが、第２ゲート電極１
１を共通ゲートとして直列接続されたものといえる。
このＧＴＯのターンオン動作は第１の実施例のそれと同
じである。ターンオフ時は、第１ゲート電極８に負のバ
イアスを与えると同時に、第２ゲート電極１１に正のバ
イアスを与える。このとき、ｎチャネルＭＯＳトランジ
スタがオン、すなわち第２ゲート電極１１下のｐ型エミ
ッタ層表面が反転してｎ型ベース層２とｎ型層１２が短
絡され、このｎ型層にアノード電極９がコンタクトして
いるから結局、ｎ型ベース層２はこのｎチャネルＭＯＳ
トランジスタによってアノード電極９に短絡される。こ
れによりターンオフ時のベース層中の残留キャリアが効
果的にアノード電極側に排出され、スイッチング損失が
小さくなって高周波動作が可能になる。
じである。ターンオフ時は、第１ゲート電極８に負のバ
イアスを与えると同時に、第２ゲート電極１１に正のバ
イアスを与える。このとき、ｎチャネルＭＯＳトランジ
スタがオン、すなわち第２ゲート電極１１下のｐ型エミ
ッタ層表面が反転してｎ型ベース層２とｎ型層１２が短
絡され、このｎ型層にアノード電極９がコンタクトして
いるから結局、ｎ型ベース層２はこのｎチャネルＭＯＳ
トランジスタによってアノード電極９に短絡される。こ
れによりターンオフ時のベース層中の残留キャリアが効
果的にアノード電極側に排出され、スイッチング損失が
小さくなって高周波動作が可能になる。
ｎ型ベース層２は通常のアノード短絡構造によってアノ
ード電極９に短絡されており、これによってターンオフ
時のｎ型層２の残留キャリアがアノード電極９にキャリ
ア排出されるようになっている。しかしこの短絡部は、
ｎ型エミッタ層１１からのターンオン時の正孔注入を十
分なものとするために、極めて小さい面積で分布させる
のが通常である。したかってターンオフ時のキャリア排
出はこれだけでは十分ではない。この実施例によれば、
ｎチャネルＭＯＳトランジスタ構造の導入によって、ｎ
型エミッタ層１からの正孔注入効率を低下させることな
く、ｎ型ベース層２の残留キャリア排出を極めて効果的
に行うことができる。
ード電極９に短絡されており、これによってターンオフ
時のｎ型層２の残留キャリアがアノード電極９にキャリ
ア排出されるようになっている。しかしこの短絡部は、
ｎ型エミッタ層１１からのターンオン時の正孔注入を十
分なものとするために、極めて小さい面積で分布させる
のが通常である。したかってターンオフ時のキャリア排
出はこれだけでは十分ではない。この実施例によれば、
ｎチャネルＭＯＳトランジスタ構造の導入によって、ｎ
型エミッタ層１からの正孔注入効率を低下させることな
く、ｎ型ベース層２の残留キャリア排出を極めて効果的
に行うことができる。
第３図は、第３の実施例のＧＴＯを示す断面図である。
この実施例は第２図の実施例を変形したもので、ｎ型エ
ミッタ層５と別にこれと隣接して第１ゲート電極８の周
囲にｎ型層１３が設けられ、このｎ型層１３とｎ型エミ
ッタ層５に挟まれた領域のｐ型ベース層４上にゲート絶
縁膜１４を介して第３ゲート電＄４１５が設けられてい
る。第１ゲート電極８はｎ型層１３にも接続されている
。この部分の構造は、ｎ型エミッタ層５をソース、ｎ型
層１３をドレインとするｎチャネルＭＯＳトランジスタ
を構成している。
ミッタ層５と別にこれと隣接して第１ゲート電極８の周
囲にｎ型層１３が設けられ、このｎ型層１３とｎ型エミ
ッタ層５に挟まれた領域のｐ型ベース層４上にゲート絶
縁膜１４を介して第３ゲート電＄４１５が設けられてい
る。第１ゲート電極８はｎ型層１３にも接続されている
。この部分の構造は、ｎ型エミッタ層５をソース、ｎ型
層１３をドレインとするｎチャネルＭＯＳトランジスタ
を構成している。
この実施例のＧＴＯのターンオン動作は、第１゜第２の
実施例のそれと同じである。このとき第３ゲート電極１
５は零バイアスとしてその下のチャネルは閉じておく。
実施例のそれと同じである。このとき第３ゲート電極１
５は零バイアスとしてその下のチャネルは閉じておく。
ターンオフ時は、第１ゲート電極８に負のバイアス、第
２ゲート電極１１に正のバイアスを与えると同時に、第
３のゲート電極１５にも正のバイアスを与える。第３の
ゲート電極１５に正のバイアスを与えると、この部分の
ｎチャネルＭＯＳトランジスタがオンになって、ｎ型エ
ミッタ層５はｎ型層１３を介して第１ゲート電極８と短
絡され、結局ｐ型ベース層４と短絡される。これによっ
て、ｎ型ベース層４中のキャリア排出が一層促進される
。
２ゲート電極１１に正のバイアスを与えると同時に、第
３のゲート電極１５にも正のバイアスを与える。第３の
ゲート電極１５に正のバイアスを与えると、この部分の
ｎチャネルＭＯＳトランジスタがオンになって、ｎ型エ
ミッタ層５はｎ型層１３を介して第１ゲート電極８と短
絡され、結局ｐ型ベース層４と短絡される。これによっ
て、ｎ型ベース層４中のキャリア排出が一層促進される
。
したがってこの実施例によれば、第２の実施例に比べて
さらにターンオフ時のスイッチング速度か向上する。
さらにターンオフ時のスイッチング速度か向上する。
なお第１図の実施例に対しても、同様にカソード側にｎ
チャネルＭＯＳトランジスタ構造を導入することができ
、これも有用である。
チャネルＭＯＳトランジスタ構造を導入することができ
、これも有用である。
第４図は、第４の実施例のＧＴＯを示す断面図である。
この実施例は、第３図の実施例においてカソード側に導
入したｎチャネルＭＯＳトランジスタに代わって、ｎチ
ャネルＭＯＳトランジスタ構造を導入したものである。
入したｎチャネルＭＯＳトランジスタに代わって、ｎチ
ャネルＭＯＳトランジスタ構造を導入したものである。
すなわち第２図の実施例の構造に対して、ｎ型エミッタ
層５内にｎ型層１６が選択的に設けられ、このｎ型層１
６とｎ型ベース層４により挟まれた領域のｎ型エミッタ
層５上にゲート絶縁膜１７を介して第３ゲート電極１８
が設けられている。カソード電極７はｎ型層１６に接続
されている。
層５内にｎ型層１６が選択的に設けられ、このｎ型層１
６とｎ型ベース層４により挟まれた領域のｎ型エミッタ
層５上にゲート絶縁膜１７を介して第３ゲート電極１８
が設けられている。カソード電極７はｎ型層１６に接続
されている。
この実施例のＧＴＯの動作も基本的に第３図のそれと同
様である。ターンオフ時、第３ゲート電極１８には第３
図の実施例と逆に負のバイアスが与えられる。これによ
り、この第３ゲート電極１８部のｎチャネルＭＯＳトラ
ンジスタがオンとなり、ｎ型ベース層４とｎ型エミッタ
層５が短絡され、ｐ型ベース層内の残留キャリアの効果
的な排出が行われる。
様である。ターンオフ時、第３ゲート電極１８には第３
図の実施例と逆に負のバイアスが与えられる。これによ
り、この第３ゲート電極１８部のｎチャネルＭＯＳトラ
ンジスタがオンとなり、ｎ型ベース層４とｎ型エミッタ
層５が短絡され、ｐ型ベース層内の残留キャリアの効果
的な排出が行われる。
したがってこの実施例によっても先の実施例と同様の効
果が得られる。この第４図の実施例のカソード側のｐチ
ャネルＭＯＳ）ランジスタ構造は、第１図の実施例の構
造に対しても同様に適用することが可能である。
果が得られる。この第４図の実施例のカソード側のｐチ
ャネルＭＯＳ）ランジスタ構造は、第１図の実施例の構
造に対しても同様に適用することが可能である。
本発明は上記実施例に限られない。例えば以上の実施例
では全てブレーナ型としたが、メサ型のＧＴＯにも本発
明を適用することができる。例えば第５図は、第２図の
構造を基本としてこれをメサ型とした例である。第２図
以外のものも同様にメサ構造とすることができる。
では全てブレーナ型としたが、メサ型のＧＴＯにも本発
明を適用することができる。例えば第５図は、第２図の
構造を基本としてこれをメサ型とした例である。第２図
以外のものも同様にメサ構造とすることができる。
第６図は第６の実施例のＧＴＯを示す断面図である。こ
れは第４の実施例のＧＴＯの低抵抗ベース層４の中に部
分的により低抵抗のｐ型ベース層１９を埋め込んだもの
である。図面中ｐ型ベース層１つの分離されている部分
もよそではつながっている。これにより、ｐ型紙抵抗ベ
ース層をより低抵抗とすることができ、第１ゲート電極
８のターンオフ時の能力を一層向上させることが可能に
なる。
れは第４の実施例のＧＴＯの低抵抗ベース層４の中に部
分的により低抵抗のｐ型ベース層１９を埋め込んだもの
である。図面中ｐ型ベース層１つの分離されている部分
もよそではつながっている。これにより、ｐ型紙抵抗ベ
ース層をより低抵抗とすることができ、第１ゲート電極
８のターンオフ時の能力を一層向上させることが可能に
なる。
第７図は、第７の実施例のＧＴＯを示す断面図である。
この実施例ではｐ型窩抵抗ベース層３中にｐ型高抵抗ベ
ース層１つが埋め込まれている。
ース層１つが埋め込まれている。
この実施例でもターンオフ時の効果は第６の実施例と同
様である。またオン時の電流が流れ易くなり、オン抵抗
を低くすることができる。
様である。またオン時の電流が流れ易くなり、オン抵抗
を低くすることができる。
第３〜第７の実施例のアノード側の構造が、第１の実施
例と同じでも良いことは勿論である。
例と同じでも良いことは勿論である。
また以上の実施例では、第１導電型をｐ型、第２導電型
をｎ型としたが、この導電型を全て逆転させたＧＴＯも
本発明に含まれる。
をｎ型としたが、この導電型を全て逆転させたＧＴＯも
本発明に含まれる。
［発明の効果］
以上述べたように本発明によれば、ターンオン時、ｐｎ
接合を順バイアスすることによるキャリア注入とＭＯＳ
）ランジスタをオンすることによるキャリア注入を利用
することによって、急峻な電流の立ち上がりに対しても
破壊することのないｄ ｉ／ｄ を耐量の高いＧＴＯが
得られる。またターンオフ時のスイッチング損失も効果
的に低減される。
接合を順バイアスすることによるキャリア注入とＭＯＳ
）ランジスタをオンすることによるキャリア注入を利用
することによって、急峻な電流の立ち上がりに対しても
破壊することのないｄ ｉ／ｄ を耐量の高いＧＴＯが
得られる。またターンオフ時のスイッチング損失も効果
的に低減される。
第１図は第１の実施例のＧＴＯを示す断面図、第２図は
第２の実施例のＧＴＯを示す断面図、第３図は第３の実
施例のＧＴＯを示す断面図、第４図は第４の実施例のＧ
ＴＯを示す断面図、第５図は第５の実施例のＧＴＯを示
す断面図、第６図は第６の実施例のＧＴＯを示す断面図
、第７図は第７の実施例のＧＴＯを示す断面図、第８図
は従来の一般的なＧＴＯを示す断面図である。 １・・・ｐ型エミッタ層、２・・・ｎ型ベース層、３・
・・ｐ−型高抵抗ベース層、４・・・ｐ型紙抵抗ベース
層、５・・・ｎ型エミッタ層、６・・・絶縁膜、７・・
・カソード電極、８・・・第１ゲート電極、９・・・ア
ノード電極、１０・・・ゲート絶縁膜、１１・・・第２
ゲート電極、１２・・・ｎ型層、１３・・・ｎ型層、１
４・・・ゲート絶縁膜、１５・・・第３ゲート電極、１
６・・・ｐ型層、１７・・・ゲート絶縁膜、１８・・・
第３ゲート電極、１９・・ｐ型低抵抗埋込みベース層。
第２の実施例のＧＴＯを示す断面図、第３図は第３の実
施例のＧＴＯを示す断面図、第４図は第４の実施例のＧ
ＴＯを示す断面図、第５図は第５の実施例のＧＴＯを示
す断面図、第６図は第６の実施例のＧＴＯを示す断面図
、第７図は第７の実施例のＧＴＯを示す断面図、第８図
は従来の一般的なＧＴＯを示す断面図である。 １・・・ｐ型エミッタ層、２・・・ｎ型ベース層、３・
・・ｐ−型高抵抗ベース層、４・・・ｐ型紙抵抗ベース
層、５・・・ｎ型エミッタ層、６・・・絶縁膜、７・・
・カソード電極、８・・・第１ゲート電極、９・・・ア
ノード電極、１０・・・ゲート絶縁膜、１１・・・第２
ゲート電極、１２・・・ｎ型層、１３・・・ｎ型層、１
４・・・ゲート絶縁膜、１５・・・第３ゲート電極、１
６・・・ｐ型層、１７・・・ゲート絶縁膜、１８・・・
第３ゲート電極、１９・・ｐ型低抵抗埋込みベース層。
Claims (6)
- （１）第１導電型エミッタ層、第２導電型ベース層、第
１導電型高抵抗ベース層、第１導電型低抵抗ベース層お
よび第２導電型エミッタ層がこの順に積層された構造を
有し、第１導電型エミッタ層および第２導電型ベース層
の一部に形成されたアノード電極、第２導電型エミッタ
層に形成されたカソード電極および第１導電型ベース層
に形成された第１ゲート電極を有するゲートターンオフ
サイリスタにおいて、第１導電型高抵抗ベース層の一部
がアノード側表面に露出する部分を有し、この部分と第
１導電型エミッタ層により挟まれた第２導電型ベース層
表面にＭＯＳ構造の第２ゲート電極が設けられているこ
とを特徴とするゲートターンオフサイリスタ。 - （２）第１導電型エミッタ層、第２導電型ベース層、第
１導電型高抵抗ベース層、第１導電型低抵抗ベース層お
よび第２導電型エミッタ層がこの順に積層された構造を
有し、第１導電型エミッタ層および第２導電型ベース層
の一部に形成されたアノード電極、第２導電型エミッタ
層に形成されたカソード電極および第１導電型ベース層
に形成された第１ゲート電極を有するゲートターンオフ
サイリスタにおいて、第１導電型高抵抗ベース層の一部
がアノード側表面に露出する部分を有し、第１導電型エ
ミッタ層内に選択的にアノード電極がコンタクトする第
２導電型層が形成され、この第２導電型層と第１導電型
高抵抗ベース層により挟まれた第１導電型エミッタ層お
よび第２導電型ベース層の表面にまたがってＭＯＳ構造
の第２ゲート電極が設けられていることを特徴とするゲ
ートターンオフサイリスタ。 - （３）第１導電型低抵抗ベース層表面に第２導電型エミ
ッタ層に隣接して第１ゲート電極が接続される第２導電
型層が形成され、この第２導電型層と第２導電型エミッ
タ層により挟まれた第１導電型低抵抗ベース層表面にＭ
ＯＳ構造の第３ゲート電極が設けられている請求項１ま
たは２記載のゲートターンオフサイリスタ。 - （４）第２導電型エミッタ層内に選択的にカソード電極
がコンタクトする第１導電型層が形成され、この第１導
電型層と第１導電型低抵抗ベース層により挟まれた領域
の第２導電型エミッタ層表面にＭＯＳ構造の第３ゲート
電極が設けられている請求項１または２記載のゲートタ
ーンオフサイリスタ。 - （５）第１導電型低抵抗ベース層中に更に部分的に第１
導電型のより低抵抗のベース層が埋め込まれている請求
項１または２記載のゲートターンオフサイリスタ。 - （６）第１導電型低抵抗ベース層が第１導電型高抵抗ベ
ース層に積層されることなく、部分的に埋め込まれてい
る請求項１または記載のゲートターンオフサイリスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14276789A JPH036862A (ja) | 1989-06-05 | 1989-06-05 | ゲートターンオフサイリスタ |
| US07/386,763 US5144401A (en) | 1987-02-26 | 1989-07-31 | Turn-on/off driving technique for insulated gate thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14276789A JPH036862A (ja) | 1989-06-05 | 1989-06-05 | ゲートターンオフサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH036862A true JPH036862A (ja) | 1991-01-14 |
Family
ID=15323111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14276789A Pending JPH036862A (ja) | 1987-02-26 | 1989-06-05 | ゲートターンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH036862A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05138335A (ja) * | 1991-07-12 | 1993-06-01 | Shinagawa Refract Co Ltd | カートリツジ式スライドバルブ装置におけるシール機構及び／又はガス吹込又は真空吸引機構 |
| JPH065759U (ja) * | 1992-07-01 | 1994-01-25 | 品川白煉瓦株式会社 | スライドバルブ装置のシール機構 |
| JP2008135774A (ja) * | 2008-01-15 | 2008-06-12 | Mitsubishi Electric Corp | 高耐圧半導体装置 |
-
1989
- 1989-06-05 JP JP14276789A patent/JPH036862A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05138335A (ja) * | 1991-07-12 | 1993-06-01 | Shinagawa Refract Co Ltd | カートリツジ式スライドバルブ装置におけるシール機構及び／又はガス吹込又は真空吸引機構 |
| JPH065759U (ja) * | 1992-07-01 | 1994-01-25 | 品川白煉瓦株式会社 | スライドバルブ装置のシール機構 |
| JP2008135774A (ja) * | 2008-01-15 | 2008-06-12 | Mitsubishi Electric Corp | 高耐圧半導体装置 |
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