JPH0369095A - ２導体のデータカラムを有する記憶論理アレイに使用する記憶セル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 兄」しど象ぶ 本発明はデジタル論理アレイに使用する記憶セルに関す
るもので、特にｆＪｋ積回路として実行され得る記憶論
理アレイに使用する記憶セルに関するものである。

プログラムに作ることができる論理アレイは、半導体チ
ップ上に複雑な電子回路を備えることができる１つの方
法である。プログラムに作ることができる論理アレイは
、“半導体集積回路”として知られている広い分類のデ
バイスの１つのものである。半注文（ｓｅｓ＋ｉｃｕｓ
Ｌｏｍ　）の集積回路とは、所望を容易に゛個人化（ｐ
ｅｒｓｏｎａｌｉｚｅ　）”され得るデバイスである。

基本片、アンコミッテッド論理アレイ、ゲートアレイ、
及びマクロセルアレイは、異なったタイプの半注文のＳ
＆積回路である。

ゲートアレイが、典型的に特定の機能を実行する異なる
電子回路を形成するために相互に接続され得る多数のセ
ルから成る。

マクロセルアレイは、単純なゲートアレイに使用される
ものよりもより高度に複雑化されたセルから形成される
。これら“マクロセル”は完全な所期の機能を実行する
ことができる電子回路ｔａ能を含んでいる。

アンコミツブラド論理アレイ（“ＵＬＡ”）がシリコン
チップ上に繰り返しパターンで配置されたトランジスタ
ーを含む、これらトランジスター間の実際の相互接続は
、最初はおこなわれない。

かわりに、標準的なＵＬＡ内の未接続のトランジスター
は、そのＵＬＡが実行する実際の回路機能を決定する最
後の処理工程の間に接続される。

ＵＬＡ）ランシスターは、随意にいろいろな論理機能を
形成するために接続され得る。これら論理機能は、より
複雑な回路機能を形成するために更に接続され得る。

対照的に、プラグラムに作ることができる論理アレイ（
”ＰＬＡ”）は２つのアレイの形で通常構成される。Ａ
ＮＤアレイとして知られる１つのアレイが、すべての入
力データが適切なレベルであるときにあらかじめ定めら
れた出力を形成する。

他のアレイはＯＲアレイとして知られ、出力を形成する
ために、選択されたＡＮＤアレイからの情報を結びつけ
る。ＰＬＡは、所期の入力ラインをＡＮＤアレイに接続
することによって、及び適当なＡＮＤ及びＯＲアレイを
相互接続することによってプラグラムが作られる。

ＰＬＡの１つの欠点は、それらＰＬＡ内の有用な回路機
能の量が、標準的な集積回路のパッケージの中に配置さ
れ得る多数の入力及び出力ビンによって限定されること
である。ＡＮＤアレイへの入力が集積回路チップの外側
で生じるので、ビンはチップの外の信号をチップの内側
の回路機能に接続するために集積回路パッケージ上に備
えられなければならない、同様に、ビンは出力を集積回
路機能からチップの外の他回路機能に接続するために集
積回路パッケージ上に備えられなければならない、集積
回路パッケージの物理的な大きさの限度によって、備え
られるこのような入力及び出力ビンの数は決定される。

このビンの制限に対応して、記憶論理アレイ（ＳＬＡ”
）として知られる特定の形のＰＬＡが開発されてきた。

ＳＬＡにおいて、メモリー能力を有する°゛記憶セル”
が中間の計算を一時的に記憶するために備えられている
。このようにして、ＳＬＡの連続した動作に使用するた
めの、ＳＬＡ内で生成されたデータがこの中に保有され
得る。

入力及び出力ビンは、チップのこのようなデータ出力を
送る際に、そして再利用のためにそれを元に戻す際にむ
だに使用されない、そのデータは、もはや必要としなく
なるまで、チップ内に単純に保持される。

記憶論理アレイで、フリップフロップとして知られる特
定のタイプのメモリー要素が一般的に使用される。フリ
ップフロップとは、それらの出力状態、例えば所定の入
力信号に応答して高レベルから低レベルに変える電子回
路である。あるレベルで一度セットされたフリップフロ
ップの出力は、池の入力信号によってリセットされるま
で、そのレベルに保たれるだろう、従って、フリップフ
ロップが、その出力が一度あるレベルにセットされるこ
とからメモリー要素として機能し、それは、後の適当な
時点でリセットされるまで、その状態を記憶し保持する
。

記憶論理アレイの一般的な統計及び動作は、シュハス・
ニス・ベイテイル（Ｓｕｈａｓ　Ｓ、　ＰａＬｉ１）に
よる１９７８年１月１０日に発行された米国特許第４．
０６８，２１４号に開示されている。ＳＬＡのすぐれた
説明もまた、ニス・ニス・ベイチル及びティ・エイ・ウ
エルチによる“プログラムに作ることができるＶＬＳ　
Ｉ用の論理アプローチ”の論文（Ｉ　　Ｅ　　Ｅ　　Ｅ
　　　　Ｔ　ｒａｎｓａｃｔｉｏｎｓ　　　ｏｎ　　　
Ｃｏｎ　　ｕｔｅｒｓ。

１９７９年９月　Ｃ−２８巻Ｎｏ、　９，５９４から６
０１ページまで〉に示されている。

記憶論理アレイは、基本的に、そこで接続される“セル
”を有する多数の直交して配置されるカラム及びロー導
体から構成される。２組のセルが、ＳＬＡと共に使用さ
れる。記憶セルは、上述したようなフリップフロップの
ようなメモリー要素を含むもので、ＳＬＡカラム内に物
理的に配置されている。論理セルは、ＳＬＡのロー及び
カラム導体を相互に接続するために使用される、ブロッ
クに形成された比較的単純な電子回路である。

１又はそれ以上の所定の論理機能に従ってカラムとロー
導体を相互に接続するために論理セルを配置することに
よって、ＳＬＡは所定の入力信号又は信号のセットに応
答して所定の出力信号を生成することができる。ＳＬＡ
の１つの利点は、アレイの選択されたカラム及びローが
、それぞれが異なる役割を遂行する多数の独立したセク
ションに再分割され得ることである０例えば、アレイの
１つのセクションはレジスターとして知られる機能回路
を形成するために使用され得る。他のセクションは制御
回路機能として機能させるために形成され得る。第３の
独立セクションは、数を互いに加える電子加算器を形成
するために使用され得る。これら独立した機能セクショ
ンの各々の中にある特定のフリップフロップは、そのセ
クション内に生成されたデータを記憶するために使用さ
れる。

ＳＬＡが、カラム、ロー、選択されたカラム及びローを
相互接続する論理セル、及びカラム内の記憶セルから構
成されることがわかるだろう。

以前のＳＬＡ設計は、データをフリップフロップに出し
入れするために４本の分離した導体を必要とするメモリ
ー要素を有する記憶セルを組み入れていた。これら従来
技術の配置では、分離した導体が、２つのフリップフロ
ップの入力（リセット（“Ｒ″）及びセット（“Ｓ”）
入力として知られる入力〉のそれぞれに対し、及び、２
つのフリップフロップの出力（“Ｑ”及び”Ｑ”出力と
して知られる出力）のそれぞれに対ルて使用される。デ
ータは、Ｓ及びＲ入力導体によってフリップフロップの
中に移される。データは、Ｑ及びＱ出力導体によってフ
リップフロップから移される。

Ｌ及旦旦皿ｊ 本発明は、特別の記憶セルを有するＳＬＡに関し、その
ＳＬＡのカラムが２本のデータ導体のみを使用して作動
できるものに関する。このような設計は、記憶セル内の
フリップフロップがデータを送り、受信するために１つ
のカラム内に２本のデータ導体を使用できるので、可能
である。

本発明は、データを移送するために１つのカラムに必要
な導体の数を減少させることにより、ＳＬＡ回路機能を
ある大きさの集積回路チップにより圧縮することができ
る１回路機能を集積回路チップの中により配置すること
は、当業者では集積回路の密度を増加することであると
知らされている。

本発明を利用したＳＬＡの密度は、必要なカラムデータ
導体の数を減少するので、改良される。

各カラムに４本の導体を使用した以前の設計は、集積回
路チップにこれらのデータ導体用の空間を与えなければ
ならない、アレイの各カラムのデータ導体の数を４本か
ら２本に減少させることによって、本発明に従って製造
されたＳＬＡの各カラムはスペースがより減少する。従
って、カラムをＳＬＡ内により配置することが可能で、
あるチップの領域の中により多くの回路機能を与えられ
る。

本発明に従うと、２本のデータカラム導体を有する少な
くとも１つのデータカラムを有する集積回路記憶論理ア
レイが与えられる。多数のローは、典型的にデータカラ
ムに実質的に垂直に配置されている。各ローは１本のロ
ー導体を有する。記憶セルはデータカラムと連合して作
動し、メモリー要素及び入力／出力手段を有する。多数
の論理セルが選択されたカラムとローを相互接続する。

クロック手段は、多数位相置換クロック信号を発生する
ために備えられている。

クロック手段は記憶セル入力／出力手段と連合して作動
し、データカラムへのメモリー要素とデータカラムから
のメモリー要素との間の信号移送をおこなうために、２
本のデータカラム導体の各々を時分割することができる
。データは多数の位相置換クロック信号の１つに応答し
てメモリー要素からデータカラムに移され、データは多
数の位相置換クロック信号の池のものに応答してデータ
カラムからメモリー要素に移される。

炊査犬益舅 本発明は、メモリー要素と結びつけられる各カラム（ｃ
ｏｌｕ＊　）内に２本のデータ導体のみを有する記憶論
理アレイを備えている。２本の導体のデータカラムを使
用できるということは、幾分は新規なセル設計から生じ
るものである。記憶論理アレイの従来の設計は、入力デ
ータ及びそこからの出力データ用に４本もの導体を必要
とした記憶セルを利用していた。このような従来の設計
において、各々の導体は、セル内のフリップフロップ（
ｆｌｉｐ−Ｈｏｐ　）と結びつく２つの入力信号のそれ
ぞれと、２つの出力信号のそれぞれのために必要とされ
ていた。

一組のカラムデータ導体で作動するＳＬＡの３つの異な
る実施例が以下に記載されている。各実施例は、位相置
換クロック信号と共に、２本のデータ導体の各々を時分
割する回路を利用し、その結果各々の導体は、フリップ
フロップから出力したデータを選択された論理セルに伝
えることにも、または選択された論理セルからのデータ
をそのフリップフロップの中に伝えることにも使用でき
る。

従って、データは２本のデータ導体を通って２方向に移
送され得る。

ここで開示される一つの実施例であるＳＬＡの、２本導
体の記憶セルは、６位相クロックが使用されている。４
位相クロックを使用する異なる２本導体の記憶セルが他
の実施例で使用される。しかし、３つの実施例の各々に
共通ずることは、２本のデータ導体のみを有するＳＬＡ
データカラムの概念である。

記憶論理アレイが、第１図にブロック図形として一般的
に示されている。そのアレイは多くのカラム２５．３５
．４５及び５５を有している。完全なアレイでは、アレ
イによって戒し遂げられる機能に依存するより多くの、
またはより少ないカラムを使用できる。２本の導体は各
カラム内にある０例えば、カラム２５は、導体２０及び
２２を含んでいる。同様に、カラム３５は導体３０．３
２を、カラム４５は導体４０．４２を、カラム５５は導
体５０．５２を含んでいる。

カラム２５は、記憶セル２８及び多数の論理セル２１．
２３及び２４から成る。記憶セル２８はフリップフロッ
プのようなメモリー要素を含んでいる。以下で詳細に記
述するように、記憶セルのメモリー要素がフリップフロ
ップであるとき、カラム２５の導体２０はＳ（セット）
入力及びＱ出力に接続されてもよい、カラム２５の導体
２２は、フリップフロップのＲ（リセット　）入力及び
Ｑ出力に接続されてもよい、カラム２５のカラム導体２
０及び２２における信号は、論理セル２１．２３及び／
又は２４によって、ロー（ｒｏｍ　）導体（例えば、第
１図の２６．２７．２９〉のどの組合せへも移され得る
。

好適な論理機能のステップを達成するために記憶論理ア
レイを設計する際に、多くの異なった論理セルが使用さ
れる。これら利用できるセルは、°゛１′１′セル″セ
ル、“Ｒ”セル、“ＯＲ″（“′＋”）セル、“１＋”
セル、及び“１０＋”セルとして知られている。

これらのタイプのセルの各々の動作を第１図を参照して
説明する。すでに示されているように、記憶セル２８は
フリップフロップの形で、特に、Ｓ／Ｒフリップ゛フロ
ップの形でメモリー要素を含んでいる。この設計の目的
のために、論理セル２１が１”セルと仮定する。“１″
セルの目的は、メモリー要素、例えば、記憶セル２８内
のフリップフロップの状態を検知すること、及び１”セ
ルをフリップフロップの検知された状態に依存する２進
（ｂｉｎａｒｙ　）’レベルに接続するロー導体を動か
ずことである。従って、ブロック２１の°１”セルがカ
ラム導体２０の記憶セル２８内のフリップフロップの出
力を検知するために形成されるならば、“１”セルが接
続されるロー導体２６は適宜に働かされることになる。

１つの実施例において、カラム導体２０における検知さ
れたフリップフロップの出力が高いならば、１”セルは
ロー導体２６を低く働かすことになる。一方、°“１”
セルがカラム導体２０にフリップフロップの出力を検知
するならば、“１”セルがロー導体２６のレベルを変え
ることを阻止される。

Ｒ″及び″Ｓ″セルの機能は、ロー導体の状態を検知す
ること、及び記憶セル２８内のフリップフロップを適宜
にリセット又はセットすることである。論理セル２３は
“Ｓ″セル含んでもよい、この例では、゛Ｓ″セルはロ
ー導体２７の２進状態を検知するだろう、１つの実施例
において、ロー導体の２進状態が高いならば、“Ｓ”セ
ルはカラム導体２０を低くし、従って記憶セル２８内の
フリップフロップをセットする。ロー導体２７の２進状
態カ低いならば、フリップフロップはＳ”セルによって
セットされない。

結局、論理セル２４は“Ｒ”セルを含み、このセルはロ
ー導体２９の２進状態を検知するため、及び記憶セル２
８内のフリップフロップを適宜にリセッＩ・することで
ある０例えば、ロー導体２９の２進状態が高いならば、
“Ｒ″セルはカラム導体２２が低くなるようにし、従っ
て、記憶セル２８内のフリップフロップをリセットする
。

ＯＲ”（又は“１＋”〉セル９、及び“ｌ＋”セル及び
ＩＯ＋”セルの動作は、第１図のカラム３５と共に記述
されるだろう０例えば、論理セルは“＋”セルからなる
。“＋”セルの目的は、対応するロー導体（論理セル３
１に対して、対応するロー導体は２６である〉の２進レ
ベルを検知すること、及び対応するカラム導体を適宜に
働がすことである。第１図のブロック３１の“＋”セル
がカラム導体３０とロー導体２６との間を相互に接続す
るならば、ロー導体２６における高信号を検知する際に
、そのセルはカラム導体３ｏが低論理レベルとなるよう
にする。他方、ロー導体２６の２進状態が低いというこ
とを、そのセルが検知するならば、カラム導体３０にお
いて何の効果も生じない。

第１図の論理セル３３“１０＋”セルを含んでもよい、
このタイプのセルは、カラム導体の状況を検知するため
、及びロー導体を適宜に働かずために使用される。従っ
て、第１図のブロック３３の’ＩＯ＋”セルがカラム導
体３ｏに高い２進レベルを検知するならば、ロー導体２
７に何の効果も生じないだろう、しがし、そのセルがカ
ラム導体３０において低い２進状態を検知するならば、
セルはロー導体２７の２進状態低いレベルにする。

°１＋”セルは第１図のブロック３４の中に含まれでも
よい、これは、カラム導体、例えばカラム導体３０の状
態を検知しロー導体を適宜に働がす、カラム導体３０が
高いならば、ロー導体２９は低くされる。カラム導体３
ｏが低いならば、“１＋”セルはロー導体２９に何の効
果も生じさせない。

記憶論理アレイ全体を通して異なったタイプのセルに置
き換えることも、どの所望の論理機能又は機能の組合せ
も得ることができることは、当業者であれば思いつくだ
ろう、従って、本発明の記憶論理アレイは、論理セルの
正しい置き換えにより、どの所望の論理組合せもできる
ように設計され得る。

いろいろなタイプの論理セルの上述した機能の記載で、
第１図の異なったブロックは異なったセルを表わすため
に使用された。記載されたこれらセルのレイアウトは第
２図に示されている。第２図は、当業者によって使用さ
れる標準的な記憶アレイプログラム表示法で表している
。第２図がられかるように、カラム２５及び３５が設え
られている。フリップフロップを有する記憶セル２８が
カラム２５内にある。論理セル２１は“１”セルのタイ
プのセルを含んでいる。論理セル２３は“Ｓ″セルタイ
プのセルを含んでいる。論理セル２４は“Ｒ”セルのタ
イプのセルを含んでいる。

カラム３５の内には、　“＋”工０＋“及び“ｌ＋”セ
ルをそれぞれ含む３個の論理セル３１．３３及び３５が
ある。この残りの記載を通して、カラム２５は“データ
カラム”として引用され、カラム３５は”ＯＲ”　（又
は“＋”）カラムとして引用される。第２図に示されて
いる記憶論理アレイを実行するために使用され得る電子
回路の好辿実膝が、第３−第６図に関連して記載される
。

第３図は、第２図のプログラムを成し遂げる６位相２ワ
イヤ動的記憶論理アレイの略示的電子回路である。その
回路は、Ｓ積回路に使用されるタイプのシリコンゲート
Ｎチャネルの酸化金属半導体電界効果トランジスターか
ら構成することができる。第３図の回路に使用された様
々な記憶論理アレイセルは破線内に示されている。

記憶セル２８は、トランジスター３３１．３３３．３２
７及び３２９から構成される一対のクロスカップル静的
インバータを使用するフリップフロップを含んでいる。

トランジスター３３１及び３３３はデイプリージョンタ
イプのデイバイスである。

トランジスター３０９及び３３５は、フリップフロップ
が読み取られるときに、静的フリップフロ・ｙ　７の出
力をデータカラム導体２０及び２２にそれぞれ切りかえ
るために使用される。トランジスター３１１及び３３７
は、データがフリップフロップの中へと書き込まれたと
きに、データカラム導体２０及び２２のそれぞれをフリ
ップフロップに接続するために使用されている。トラン
ジスター３０５は、データがトランジスター３０９によ
ってノードＡでフリップフロップから読み出される時間
前にデータカラム導体２０を前もって帯電させるために
使用される。同様に、トランジスター３４１は、データ
がトランジスター３３５によりノードＢでフリップフロ
ップから読み出される時間前にデータカラム導体２２を
前もって帯電させるために使用される。

ｌ・ランシスター３０７及び３３９は、データがトラン
ジスター３１１を通してノードＡ及びトランジスター３
３７を通してノードＢでフリップフロップ内で書き込み
する前にデータカラム導体２０及び２２をそれぞれ前も
って帯電させるために使用される。データカラム導体２
０及び２２は、トランジスター３０５．３０７．３３９
及び３４１に印加される電圧レベルＶＤＤまで前もって
帯電される。

ロー導体２６．２７及び２９は、トランジスター３１３
．３１５及び３１７を通してしきい値を引いた電圧レベ
ルＶＤＤまで前もって帯電される。

ロー導体を前もって帯電することは、カラム導体がフリ
ップフロップからのデータ読取りよりも前に前もって帯
電されると同時に生じる。

第３図の“＋”セル３１は“＋”セル（ＯＲ′）カラム
を前もって帯電するために使用されるトランジスターを
含んでいる。また、“＋”セルの中には、トランジスタ
ー３４５及び３４７があり、それらトランジスターはそ
れらが接続されているロー導体（ロー導体２６）の状態
を検知すること、及び“＋”カラムを放電させるか又は
ロー導体２６の２進状態に依存してそれを帯電させてお
くかのいずれかをおこなうために使用されている。

第３図に示されている回路の形状に対しては、ロー導体
２６における高信号が“＋”カラム３０を低下させるだ
ろう、この回路の特定の動作は以下でより詳細に記載さ
れる。

“１”セルのトランジスター３２３及び３２５はデータ
カラム導体２０を介してメモリセル２８のフリップフロ
ップの状態を検知し、データカラム導体２０の２進状態
に依存しながら、ロー導体２６を放電し、またはそれを
帯電させたままにしておく。

Ｓ”セル及び“Ｒ″セルそれぞれ対をなすトランジスタ
ー３１９と３２１、及び３６１と３６３から構成されて
いる。これらのトランジスターは、これらの対応するロ
ー導体（”Ｓ”セルに対してはロー導体２７、“Ｒ”セ
ルに対してはロー導体２９　〉の状態を検知し、記憶セ
ル２８内のフリップフロップを各データカラム２０又は
２２を低く動かすことによってセットするか、またはリ
セットする。

“１＋”セルは“十″カラム３０の状況を検知するため
、及び“＋１カラム３０の状態に依存してロー２９を放
電するか、またはそれを帯電させたままにしておくため
に、トランジスター３５７及び３５９を使用する。第３
図に示されているような“ＩＯ＋“セルはトランジスタ
ー３４９及び３５３から構成されている静的インバータ
を含んでいる。その静的インバータは“＋”カラム３０
におけるデータを逆変換し、トランジスター３５１を働
かす、トランジスター３５１．３５５はノードＩで逆変
換された“＋”カラムの状況を検知し、ロー２７を適宜
に働かす、従って、“＋”カラム３０が高いと、ノード
Ｉは低くなり、ロー２７は帯電したままである。一方、
“＋”カラム３０が低いと、ノード■は高くなり、ロー
２７は放電される。

上述した論理セル、並びにロー及びカラムを前もって帯
電するトランジスターのすべてが６位相クロックにっよ
って動的モードで作動される。クロック信号に接続され
るゲートを有する第３図のトランジスターは、それらを
起動する特赦なタロツクの周期に従う表示φ１、φ２、
φ３、φ４、φ５又はφ６によって示されている。

本発明に従うと、２本の導体２０及び２２のみがデータ
カラム２５に備えられている。これら２本のカラム導体
は、記憶セル２８のフリップフロップから導体２０及び
２２を経てローへの経路、及びデータカラム導体２０．
２２をバックアップするローからフリップフロップへの
経路を与えるために時分割される。すでに示したように
、データはフリップフロップから、ノードＡ及びＢで示
された相補入力／出力点（ｐｏｒｔ　＞で出入りする。

第３図の“ＯＲ”カラムは一本の導体３０、すなわち“
ＩＯ＋”セル内でノードＨからノードＩに逆変換された
データを保有している。

第４図は、第３図の回路を作動させるために必要な６ク
ロック位相を示している。第４図において、６クロック
位相の各々は同じ時間間隔であるが位相が重なり合って
はいない。

各クロック周期に関連して回路の動的動作を以下で詳細
に説明する。φ１の間で、ロー２６．２７及び２９の各
々はトランジスター３１３．３１５及び３１７を通って
所定の電圧まで前もって帯電される。前もって帯電され
る電圧は、対応するトランジスター３１３．３１５又は
３１７のしきい値電圧を引いた電源の電圧ＶＤＤに等し
くなるだろう、φ１の間に、カラム導体の各々は前もっ
て帯電される。データカラム導体２０はトランジスター
３０５を通って前もって帯電される。帯電される。デー
タカラム導体２２はトランジスター３４１により周期φ
１に前もって帯電される。“＋”カラム導体３０はトラ
ンジスター３４３を通って周期φｌで前もって帯電され
る。

φ２クロック周期の間で、データはトランジスター３３
１．３３３．３２７及び３２９によって形成されるフリ
ップフロップからトランジスター３０９及び３３５を経
て各データカラム導体２０及び２２へと移される。従っ
て、フリップフロップのノードＡからのデータは、　ト
ランジスター３０９を経て、ノードＣのデータカラム導
体２０に移され、一方フリップフロップのノードＢから
のデータは、トランジスター３３５を経てノードＤのデ
ータカラム導体２２へと移されるだろう。

データがフリップフロップからデータカラム導体へと移
されるので、データ移転動作は“読み取りサイクル”と
して当業者に知られている。

データはまた、クロック周期φ６の間に、ノードＣのデ
ータカラム導体２０からトランジスター３１１を経て接
続点Ａのフリップフロップに“書き取られ”得る。同様
に、データはクロック周期φ６の間にデータカラム導体
２２のノードＤからトランジスター３３７を経てノード
Ｂのフリップフロップの中に書き取られ得る。フリップ
フロップに関して読み取りと書き取りの再動作をおこな
わしめるために、対になった平行なトランジスター３０
９と３１１及び３３５と３３７を使用することによって
、必要なデータカラム導体は、２本のデータカラム導体
２０．２２だけとなることがわかるだろう、このことは
、より多くのデータカラム導体、典型的には４本を必要
とする従来の実施例を越えた重要な改良を示すものであ
る。

クロック周期φ３の間に、データカラム導体２０のデー
タはトランジスター３２３及び３２５の動作のためにロ
ー２６において“Ａ　Ｎ　Ｄ−ｅｄ”される、“Ａ　Ｎ
　Ｄ−ｅｄ”という言葉は、回路の出力がすべての入力
が高いときにのみ高くなることを意味するために、デジ
タル論理回路設計で使用されるプール代数表示である。

第３図かられがるように、クロック周期φ３の間で、ト
ランジスター３２３は作動する。従って、データカラム
導体２０が高く、トランジスター３２５が作動するなら
ば、ロー２６はアースさせられ、従って低い２進状態へ
と放電される。クロック周期φ３のような特定のクロッ
ク周期に応答する他の論理回路が特定のプール関数に従
って記憶論理アレイ全体を通しておきかえられることは
、当業者であれば思いつくであろう、そのアレイは、プ
ール関数に従って設計され実行するものである。

第３図の回路で、データカラム導体２０及び２２はクロ
ック周期φ４の間に２度目の帯電が前もっておこなわれ
る。２度目の前もっておこなわれる帯電によって、フリ
ップフロップが続くφ６の時間の間に不適当な状態に確
実にセットされない。

フリップフロップがセットされるか又はリセットされ得
る唯一の方法がノードＡか又はノードＢのいずれかをア
ースに引っばることなので、クロック周期φ４の間中に
データカラム導体２０及び２２を前もって帯電させる工
程は、これらカラム導体において過度に生じる正常な放
電のために、フリップフロップが不適当に状態を変える
ことなく防ぐことになる。またφ４周期の間に、トラン
ジスタ３４５及び３４７はロー２６から“十”カラム３
０にデータを移すことをおこなう。

クロック周期φ５の間に、データは“＋”カラムからロ
ー２７に“ＩＯ＋”セル３３のトランジスタ３４９．３
５３．３５１及び３５５によって移される。ノード■の
データはノードＨのデータの逆変換された状態を表わし
ている。従って、“■０＋”セルは、周期φ５の間で“
＋”カラム導体３０の逆変換された状態をロー２７に移
す。

“１＋”セルのトランジスター３５７及び３５９は、デ
ータを周期φ５の間で“＋“カラム導体３０からロー２
９に移す。

ロー導体が“１”セル２１のためにクロック周期φ３の
間に、そして“１＋”セル３４及び／又は“ＩＯ＋”セ
ル３３のためにクロック周期φ５の間に放電されること
になることがわかるだろう。

“０″セル〈図示されていない）もまた、セル２１のよ
うな“１′セルを、図示されているようなデータカラム
導体２０のかわりにデータカラム導体２２に相互接続す
ることによって組み立てられる。

従って、クロック周期φ５の後に、ローのデータは特定
のローにおいて明示されたすべての“１”“０”　　　
”１＋“及び“ＩＯ＋”の状況の論理“ＡＮＤ”である
、更に、データカラム導体２０及び２２におけるデータ
は、クロック周期φ６の終端で特定のカラムで明示され
たすべての“Ｓ″及び“Ｒ″の状況の論理“ＯＲ″を表
わしている。

クロック周期φ６の間に、メモリーセル２８のフリップ
フロップは、トランジスター３１１又は３３７を経てデ
ータカラム導体２０か２２のいずれかによってリセット
される。フリップフロップは、“Ｓ”セル（例えば、２
３）がデータカラム導体２０を働かしたならばセットさ
れるだろう。

フリップフロップは、“Ｒ”セル（例えば、２４）がデ
ータカラム導体２２を働かしたならば、リセットされる
だろう。

前述した本発明の実施例は、一対の時分割されたデータ
カラム導体を有し、６位相クロックを実施する動的記憶
論理アレイに関するものでった。

本発明の他の実施例は、４位相クロックを利用し、一対
の時分裂データカラム導体をもまた利用したものである
。この実施例は、第６図に示された対応するクロック波
形とともに第５図に示されている。

第５図に示されているように、メモリーセル２８は、ト
ランジスター５２７．５２９．５３１及び５３３から成
るフリップフロップを含んでいる。

トランジスタ５３１及び５３３はデイプリージョン型デ
イバイスである。フリップフロップのノードＡはデータ
カラム導体２０に接続されている。

ノードＢはデータカラム導体２２に接続されている。フ
リップフロップの状態はクロック周期φ３の間で読み出
される。ノードＡからデータカラム導体２０へとデータ
読み取る際に、トランジスタ５０９及び５１１が使用さ
れる。ノードＢからデータカラム導体２２へとデータを
読み取る際に、トランジスター５３５及び５３７が使用
される。

データカラム導体２０及び２２からフリップフロップへ
とデータを書き込むことは、どの特定のクロック周期に
応答しておこることはない、むしろ、データは、カラム
２０又は２２のいずれかが低く下げられるときに、フリ
ップフロップの中に書き込まれる。データカラム導体２
０が低く下げられるときに、例えば、トランジスター５
０７が働く。

したがって、トランジスター５２７のドレインは、もは
やトランジスター５０７によって零電位に保たれない、
このことによりノードＡは高くなり、フリップフロップ
はセットされる。また、データカラム導体２２が低くな
ると、トランジスタ５３９は切られ、フリップフロップ
のノードＢは高くなり、フリップフロップがリセットさ
れる。第３図に示された実施例を超えるこの実施例の利
点は、データカラム導体２０及び２２に対して１つだけ
前もって帯電させることである。したがって、クロック
によって必要な発生されるべき位相の数は１つに減る。

２番目のクロック位相が、φ１とφ２との間の空白の時
間間隔内で５番目のクロック位相を局部的に作ることに
よって省ける。その付加的なりロック位相はφＡとして
第６図に示されている。

φＡはトランジスター５６１及び５６３によって独立“
＋”カラムごとに対して生成される。トランジスター５
６１のソース及びドレインは、電源（ＶＤＤ）とφＡカ
ラム７０との間に接続されている。クロック周期φ１の
間で、トランジスタ５６１は働き、φＡカラム７０を高
くする。トランジスター５６３はφＡカラムとアースと
の間に接続されたソースとドレインを有している。クロ
ック周期φ２の間で、トランジスター５６３は働き、φ
Ａカラム７０を低くする。従って、クロック位相はクロ
ック周期φ１と共に始まり、クロック周期φ２の始まり
で終わる。

第５図の実施回路で、データカラム導体２０及び２２は
、クロック周期φ１に応答してトランジスター５０５及
び５４１のそれぞれによって前もって帯電される。デー
タカラム導体２０及び２２が前もって帯電されるときに
、ノードＣ及びＤは高くなりトランジスター５０７及び
５３９のそれぞれは働く、これらトランジスターは、働
いたときに、フリップフロップを静的状態に保つ。

前のクロック周期φ４の間にセットされたローのデータ
は、トランジスター５４５及び５４７によってφ１の間
に“＋”カラム３０に移され得る。

第５図かられかるように、これらトランジスターは論理
セルを形成する。その論理セルはロー導体２６からデー
タを取り、′＋”カラム３ｏのノードＨにそれに従って
２進状態を仮定させる。更に、“十”カラム３０におけ
るデータがトランジスター５４９及び５５３によって逆
変換されるので、ノードＩは“＋”カラムのノードＨで
のデータの逆を記憶する。ノード■が僅かに負荷される
ので、“＋”カラム３０からの逆変換されたデータは、
十”カラム３０のデータが“１＋”セル３４に与えられ
ると同じ周期（φ１）の間に“ＩＯ＋”セル３３に与え
られ得る。“＋”カラム３ｏのデータ及びノードＩの逆
変換されたデータは、φＡが高く、φ１が低いときにロ
ー導体２９及び２７のそれぞれに移される。この移動は
“ＩＯ＋”セル３３に対してトランジスター５５１及び
５５５によって、“１＋”セル３４に対してはトランジ
スター５５７及び５５９によっておこなわれる。

それらロー導体はこの同じ時間間隔（φＡが高く、φ１
が低いときの間）の間で心（ｔｒｕｅ）になる。

というのは、データカラムの“１”又は“ｏ″セルため
にロー導体におけるあらゆる動作も前のクロック周期φ
４の間ですでに生じ、ＯＲ”カラムの下での１＋”及び
“０＋”セルの動作は現時点の時間間隔の間で生じるか
らである。

クロック周期φ２の間で、ロー導体からのデータは、“
Ｓ”　セル２３に対してトランジスター５６１及び５６
３、“Ｒ″セル２４対してはｌ・ランシスター５６１及
び５６３によってデータカラム導体２０．２２から取り
出される。データカラム導体２０及び２２の両方（ノー
ドＣ及びＤ）はφ１の間で高い状態に前もって帯電され
る。従って、データカラムのどの“Ｓ”又は“Ｒ″セル
よって何の動作も生じないならば、データカラム導体は
高く保たれ、フリップフロップは状態を変えない、ある
動作が“Ｓ”又は“Ｒ”セルによって生じるならば、適
当なカラムが低くされ、トランジスター５０７又は５３
９はフリップフロップが状態を変えるようにスイッチを
切ることになる。　クロック周期φ２に続いて、クロッ
ク周期φ３の間に、ロー導体はトランジスター５１３．
５１５及び５１７のそれぞれによって前もって帯電され
る、同様に、φ３の間で、データは、メモリーセル２８
のフリップフロップからデータカラム導体２０及び２２
に、データカラム導体２０に対してはトランジスター５
０９．５１１によって、データカラム導体２２に対して
はトランジスター５３５．５３７によって移される。

クロック周期φ４の間に、データはデータカラム導体２
０及び２２から“１”又は“０”論理セルで相互に接続
されたロー導体に移される。第５図で示された“１”セ
ル２１に対しては、トランジスター５２３及び５２５は
、データクロック周期φ４の間でカラム導体２０からロ
ー導体２６へと移すのを助ける。

２導体データカラム記憶論理アレイの４位相の他の手段
が、第７−第９図に記載されている。第７図は、第８図
の回路で実行される記憶論理アレイのプログラムを示し
ている。このプログラムは、“ＯＲ”カラムのインバー
タセルが加えられた第２図に示されたものを同じもので
ある。第８図のトランジスター８６３によって示された
インバータは、“＋”カラム３０の逆のものである付加
カラム導体３２を備えるために使用される。

第８図に示されている２本のデータカラム導体５を有す
る４位相動的−静的記憶論理アレイは、第５図の４位相
動的記憶論理アレイで使用されているものと同じ静的フ
リップフロップセルを使用している。第８図の回路もま
た、第５図に示された回路手段に使用されているものと
同一の“１”セル２１、′Ｓ”セル２３及び“Ｒ”セル
２４を使用している。第８図の“＋”セル３１は、１つ
のトランジスター８４５から成り、そのトランジスター
８４５は、ロー導体、この場合ロー導体２６からデータ
を取り出し、逆変換し、“＋“カラム３０にそれを与え
る。

従って、“＋”カラムデータは、トランジスター８４３
．８６１及び８６３から成る“■”セル３６で逆変換さ
れる。逆変換された“十”カラムデータは、ノード■の
逆変換された“＋”カラム導体３２上に現れる。この“
＋”カラムの動作が静的であるので、“十”カラム導体
３０及び逆変換された“＋”カラム導体３２からのデー
タは、第５図の４位相動的記憶論理アレイ回路でおこな
ったように、クロック周期φ１とφ２の間の時間間隔の
かわりに、クロック周期φ１の間で、相互に接続された
ロー導体に移される。

第９図は、第８図の回路に使用された４位相クロック波
形の各々を示している。第８図の回路の実施例は、第５
図の示されている実施例と同様に作動する。これら２つ
の回路の間の違いは一１第５図の回路で必要とされた、
局部的に発生されたクロック位相、φＡが第８図の回路
では必要とされない点である。しかし、第８図の回路は
、“＋“カラム導体３０及び逆変換された“＋”カラム
導体３２が静的プルアップ（ｐｕｌｉｕｐ＞　トランジ
スター８４３及び８６１によって鋤がされることを必要
としていない、第５図の実施例で、動的プルアップトラ
ンジスター５４３及び５６１は“ＯＲ”カラム導体を前
もって帯電するために使用された。

第８図の静的な実施例で、ノードＨ及びＩはしっかりと
負荷される。従って、重要な量の電力が、第５図の動的
回路にある対応するノードと比較してこれらノードを働
かすために必要となるだろう。

第５図に示された回路よりも第８図に示された回路のす
ぐれた点は、クロック機構がより単純であるところであ
る。第８図のクロック機構は、在来の４位相機構である
のに対し、第５図の４位相動的回路は、５番目の位相が
局部的に発生される事実上５位相機構であった。更に、
第８図の静的−動的記憶論理アレイの利点は、単純な構
成の“ＩＯ＋”セル３３にある。第８図に示されている
ように、論理セル３３は２つのトランジスター８５１及
び８５５のみから構成される０、シかし、第５図に示さ
れた“ＩＯ＋”セル３３は４つのトランジスター５４９
．５５１．５５３及び５５５を必要とする。

本発明のいくつかの実施例が、ここで記載されたけれど
も、いろいろな変形例を作れることはわかるだろう、こ
れらの変形例のすべては、特許請求の範囲によって示さ
れた本発明の範囲でカバーされるだろう。

【図面の簡単な説明】

第１図は、記憶論理アレイを一般的に示すブロック図で
ある。 第２図は、標準的な記憶論理アレイプログラムである。 第３図は、６位相２ワイヤ動的記憶論理アレイの略示電
子回路図である。 第４図は、第３図の回路を作動するのに必要な６位相を
示す図である。 第５図は、４位相クロックを使用した本発明の他の実施
例を示す電子回路図である。 第６図は、クロック波形図である。 第７図は記憶論理アレイプログラムである。 第８図は、静的−動的記憶論理アレイ回路図である。 第９図は、第８図の回路に使用した４位相クロック波形
図である。 〔主要符号の説明〕 ２０．２２．３０．３２．４０．４２．５０゜５２・・
・カラム導体 ２６．２７．２９、・・・ロー導体 ２５．３５．４５．５５・・・カラム ２１．２３．２４．３１．３３．３４．４１．４３．４
４．５１．５３．５４・・・論理セル２８．４８・・・
記憶セル ＡＳＢ、Ｃ，Ｄ、Ｅ、Ｆ％Ｇ、Ｈ，１，Ｊ・・・ノード

Claims (1)

1. 【特許請求の範囲】 １、複数のカラム、該カラム間を相互連結する複数のロ
   ー、およびカラムを時分割するために複数のクロック信
   号を発生するクロック手段を有する記憶論理アレイに使
   用する記憶セルであって、 ａ）前記カラムにそれぞれ接続される一対のデータカラ
   ム導体と、 ｂ）一対の入力／出力接続口を有するメモリー要素であ
   って、その接続口の各々が前記 データカラム導体のそれぞれに結合すると ころのメモリー要素と、 ｃ）前記クロック手段からのクロック信号に起因してデ
   ータを前記メモリー要素から前 記データカラム導体に移すための、前記接 続口に連結された手段と、 ｄ）前記クロック手段からのクロック信号に起因してデ
   ータを前記データカラム導体か ら前記メモリー要素に移すための、前記接 続口に連結された手段と、 から成る記憶セル。 ２、特許請求の範囲第１項記載の記憶セルであつて、 前記メモリー要素がフリップフロップであ る、ところの記憶セル。 ３、特許請求の範囲第２項に記載の記憶セルであつて、 前記フリップフロップにデータを移す手段 が、前記データカラム導体のそれぞれに対して、前記フ
   リップフロップの接続口と前記データカラム導体との間
   に連結され、データカラム導体の２進状態が低下したと
   き、その各フリップフロップの接続口を高くさせるため
   に調節された、少なくとの１つのトランジスターから成
   る記憶セル。 ４、複数のカラム、該カラム間を相互連結する複数のロ
   ー、およびカラムを時分割するために複数のクロック信
   号を発生するクロック手段を有する記憶論理アレイに使
   用する記憶セルであって、 ａ）前記カラムにそれぞれ接続される一対のデータカラ
   ム導体と、 ｂ）第１および第２入力／出力ノードを有するメモリー
   要素と、 ｃ）一対の第１トランジスターであつて。 各トランジスターが制御電極並びに第１ および第２出力電極を有し、 前記両第１出力電極が前記第１入力／出 力ノードに接続され、前記両第２出力電極 が前記データカラム導体の１つと接続され る、ところのトランジスターと、 ｄ）前記第１トランジスターの一方の制御電極を前記ク
   ロック手段からの第１クロック 信号に結合させる手段と、 ｅ）前記第１トランジスターの他方の制御電極を前記ク
   ロック手段からの第２クロック 信号に結合させる手段と、 ｆ）一対の第２トランジスターであつて、 各トランジスターが制御電極並びに第１ および第２出力電極を有し、 前記両第１出力電極が前記第２入力／出 力ノードに接続され、前記両第２出力電極 が前記データカラム導体の他方と接続され る、ところのトランジスターと、 ｇ）前記第２トランジスターの一方の制御電極を前記ク
   ロック手段からの第１クロック 信号に結合させる手段と、 ｈ）前記第２トランジスターの他方の制御電極を前記ク
   ロック手段からの第２クロック 信号に結合させる手段と、 から成る記憶セル。 ５、特許請求の範囲第４項記載の記憶セルであって、 前記メモリー要素がフリップフロップであ る、ところの記憶セル。 ６、特許請求の範囲第５項に記載の記憶セルであって、 前記フリップフロップが、 それぞれが制御電極および一対の出力電極を有する第１
   、第２、第３および第４トランジスターから成り、前記
   第１および第２トランジスターのそれぞれの１つの出力
   電極が、前記第１ノードおよび前記第４トランジスター
   の制御電極に接続され、前記第３および第４トランジス
   ターのそれぞれの１つの出力電極が、前記第２ノードお
   よび前記第２トランジスターの制御電極に接続され、前
   記第１トランジスターの制御電極が、前記第１ノードに
   接続され、前記第３トランジスターの制御電極が、前記
   第２ノードに接続されるところのトランジスターと、 前記第１および第２トランジスターの残り の出力電極、並びに前記第３および第４トランジスター
   の残りの出力電極に電源を接続する手段と、 から成る、ところの記憶セル。 ７、複数のカラム、該カラム間を相互連結する複数のロ
   ー、およびカラムを時分割するために周期的信号を発生
   するクロック手段を有する記憶論理アレイに使用する記
   憶セルであって、 ａ）前記カラムにそれぞれ接続される一対のデータカラ
   ム導体と、 ｂ）第１および第２入力ノード、並びに第１および第２
   出力ノードを有するメモリー要 素と、 ｃ）前記データカラム導体の１つに接続された制御電極
   、前記第１入力ノードに接続さ れた第１出力電極、およびアースされた第 ２出力電極を有する第１トランジスターと、ｄ）前記第
   １出力ノードに接続された制御電極、前記データカラム
   導体の１つに接続さ れた第１出力電極、および第２出力電極を 有する第２トランジスターと、 ｅ）前記第２トランジスターの第２出力電極を前記クロ
   ック手段からの周期的な信号に 応答してアースする第１手段と、 ｆ）前記第１トランジスターが接続されていない前記デ
   ータカラム導体に接続された制 御電極、前記第２入力ノードに接続された 第１出力電極、およびアースされた第２出 力電極を有する第３トランジスターと、 ｇ）前記第１出力ノードに接続された制御電極、前記デ
   ータカラム導体の１つに接続さ れた第１出力電極、前記第２トランジスタ ーが接続されていないデータカラム導体に 接続された第１出力電極、および第２出力 電極を有する第４トランジスターと、 ｈ）前記第４トランジスターの第２出力電極を前記クロ
   ック手段からの周期的な信号に 応答してアースする第２手段と、 から成る記憶セル。 ８、特許請求の範囲第７項に記載の記載のセルであつて
   、 前記第２トランジスターの第２出力電極を 前記クロック手段からの周期的な信号に応答してアース
   する第１手段が、前記クロック手段からの周期的な信号
   に連結される制御電極、および前記第２トランジスター
   の第２出力電極とアースとの間に連結される一対の出力
   電極を有するトランジスターから成り、 前記第４トランジスターの第２出力電極を 前記クロック手段からの周期的な信号に応答してアース
   する第２手段が、前記クロック手段からの周期的な信号
   に連結される制御電極、および前記第４トランジスター
   の第２出力電極とアースとの間に連結される一対の出力
   電極を有するトランジスターから成る、 ところの記憶セル。 ９、特許請求の範囲第８項に記載の記憶セルであって、 前記メモリー要素がフリップフロップであ る、ところの記憶セル。 １０、特許請求の範囲第９項に記載の記憶セルであって
   、 前記フリップフロップが、 それぞれが制御電極および一対の出力電極を有する第５
   、第６、第７および第８トランジスターから成り、前記
   第５および第６トランジスターのそれぞれの１つの出力
   電極が、前記第１ノードおよび前記第８トランジスター
   の制御電極に接続され、前記第７および第８トランジス
   ターのそれぞれの１つの出力電極が、前記第２ノードお
   よび前記第６トランジスターの制御電極に接続され、前
   記第５トランジスターの制御電極が、前記第１ノードに
   接続され、前記第７トランジスターの制御電極が、前記
   第２ノードに接続され、前記第６トランジスターの残り
   の出力電極が前記第１入力ノードに接続され、前記第８
   トランジスターの残りの出力電極が、前記第２入力ノー
   ドに接続される、ところのトランジスターと、前記第５
   および第７トランジスターの残り の出力電極に電源を接続する手段と、 から成る、ところの記憶セル。