JPH0369131A - 半導体集積回路試験用プローブおよび該プローブを用いる試験工程を含む半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ウェハまたはチップ状態の半導体集積回路の試験に用い
るプローブに関し。

高密度集積回路チップに１０ｕｍオーダの配列されるパ
ッドに対して高信頼度の接触を確保可能とすることを目
的とし。

半導体基板と、該半導体基板の有する一表面を選択的に
エツチングして該半導体基板上に形成された複数の針状
突起と、各々の該針状突起を互いに電気的に分離する分
離手段と、咳針状突起を外部回路に接続するビームリー
ド構造の接続手段とを備えることから構成される装 〔産業上の利用分野〕 本発明は、ウェハまたはチップ状態の半導体集積回路の
試験工程ににおいて用いられる試験用プローブに関する
。

〔従来の技術〕

半導体集積回路の製造工程は、ウェハ上のチップ領域に
半導体集積回路を完成するまでの前工程と、前工程が終
了したウェハをチップごとに分離し２個々のチップのパ
ッケージングを完了するまでの後工程とに大別される。

前工程が終了した段階におけるウェハ状態の集積回路に
ついて、静的および動的特性試験を行い、後工程を行う
集積回路チップを選別する。上記特性試験において信号
源や電源等の外部回路と被試験集積回路との一時的な電
気的接続を行う手段として、複数の針状金属接触端子を
有するプローブが用いられる。

上記目的に使用されていた従来のプローブの構造を第６
図に示す。同図（ａ）に示すように、中央部に直径３０
ｍｍ程度の貫通孔２が設けられたプリント配線基板１の
上面には、タングステン（囚）から成る先端が針状に尖
った複数の接触子３が固定されている。接触子３として
パラジウム（Ｐｄ）　、ベリリウムｆｆｉＭ（Ｂｅ−Ｃ
ｕ）等が用いられることもある。接触子３の先端は、第
６図中）に示すごとく２貫通孔２からプリント配線基板
１の下面に突出するように湾曲しており、各々の接触子
３の最先端が、被検査集積回路チップに設けられている
パッドに対応して９例えば２００μｍのピッチで四辺形
の辺上に配列されている。接触子３の他端は１プリント
配線基板ｌ上の配線４を通じて、プリント配線基板１の
コネクタ接続端子５に接続されている。

試験は、ウェハ状態の集積回路チップ領域の一つが貫通
孔２内に表出するように位置合わせし。

この集積回路チップの周辺部に設けられている各々のパ
ッドに接触子３の先端を押圧接触させ、コネクタ接続端
子５から試験信号や電源電圧を供給して行う。

〔発明が解決しようとする課題〕

上記従来の試験用プローブの主な問題点として。

次の二点が挙げられる。

■集積回路チップ１０上のパッドにプローブの接触子３
の先端を押圧接触させると、上記従来構造の接触子３の
先端部は、第７図に示すように、パッド１１を擦るよう
な横方向の変位を生じる。点線は移動を起こす前の接触
子３を示す。このために。

Ａｔ等の金属層から成るパッド１１が損傷を受けやすい
。パッド１１の損傷が大きい場合には、後工程における
ボンディングに支障が生じることがある。

と（に、バンプ方式の結線方法により集積回路チップ１
０と外部回路とを接続しようとする場合には。

ボンディングが不可能となる場合がある。

■接触子３は、一端が固定された長さ数ｃｍの複数のタ
ングステン線等の先端部を、２００μｍ程度のピッチで
配列したものであるため、被検査集積回路チップ上のパ
ッドに対して位置精度を確保するのが困難である。また
１機械的強度が充分と言い難く２機械的衝撃を受けたり
あるいは接触子３の先端部に引っ掛けたりすると変形し
やすい。

しかも、半導体集積回路の大規模化にともなって外部回
路との結線数が増加し、このために、集積回路チップ上
のパッド数も増加する傾向にある。

その結果、集積回路チップ上においてパッドが占める面
積が増大することになる。パッドの占有率を増大させな
いためには、パッド面積と配列ピッチの％縮小が必要と
なる。

この要求に対して、集積回路チップ側では、パッド面積
および配列ピッチの縮小は比較的容易であり、また、そ
の寸法制御もμｍオーダで可能であるが、第６図のよう
な従来の試験用プローブでは、接触子３の先端部の配列
ピッチと位置精度を上記の要求に応じられるように維持
することが困難であり、従来のような前工程段階での動
作試験の実施が危ぶまれていた。

本発明は上記従来の問題点を解決可能な試験用プローブ
を提供し、かつ、このプローブを用いることにより大規
模集積回路チップの前工程段階での動作試験を可能とす
ることを目的とする。

〔課題を解決するための手段〕

上記目的は、半導体基板と、該半導体基板の有する一表
面を選択的にエツチングして該半導体基板上に形成され
た複数の針状突起と、各々の該針状突起を互いに電気的
に分離する分離手段と、該針状突起を外部回路に接続す
るビームリード構造の接続手段とを備えたことを特徴と
する本発明に係る半導体集積回路試験用プローブ、およ
び、ウェハまたはチップ状態の半導体集積回路に形成さ
れているパッドに上記のプローブにおける該針状突起を
接触させて試験を行う工程を含むことを特徴とする本発
明に係る半導体装置の製造方法によって遠戚される。

〔作　用〕

本発明の試験用プローブにおける接触子の形成は、半導
体集積回路の製造において確立された微細加工技術を用
いて複数の微細な針状突起状の接触子を微小な配列ピッ
チで一体化形成するするものである。具体的には。

■半導体基板のサイドエツチング効果または半導体結晶
の面方位によるエツチング速度差を利用して針状突起状
の接触子を形成する ■各々の接触子は、半導体集積回路における素子分離技
術を利用して互いに電気的に分離されている ■各々の接触子と外部回路との接続は半導体集積回路の
ボンディング技術の一種であるビームリード法を用いて
行われる 等である。

したがって、被検査集積回路チップにおけるパッドやそ
の配列ピッチの縮小に対応する接触子が高精度で形成さ
れ、ウェハ状態にある大規模集積回路に対しても、従来
と同様に、プローブを用いた動作試験が実施可能となる
。さらに、すべての接触子の先端部が同一平面に維持さ
れるので、被検査集積回路チップ上のパッドに余分な押
圧力を加える必要がない。しかも、従来のプローブにお
けるような押圧時に横方向の変位を生じないために、チ
ップ上のパッドに与える損傷も低減され。

製品の歩留りおよび信頼性が向上される。

〔実施例〕

以下本発明の実施例を図面を参照して説明する。

第１図は本発明の半導体集積回路試験用のプローブの要
部斜視図であって、被検査集積回路チップと同程度の大
きさのシリコンチップ１０の一表面には、シリコンチッ
プ１０をエツチング加工して形成された複数の接触子１
１が配列されている。各々の接触子１１は、その先端に
針状突起を有し、被検査集積回路チップ上に形成されて
いるパッドに一対一で対応するように設けられている。

各々の接触子１１どうしは、後述する手段により電気的
に分離されている。

シリコンチップ１０上には、各々の接触子１１を外部回
路に接続するための接続手段として９例えば周知のビー
ムリード構造の電極１２が設けられている。また、シリ
コンチップ１０の中央部には、目視観察用窓１４が設け
られている。目視観察用窓１４は。

被検査集積回路チップと本発明のプローブとの位置合わ
せを行う際の窓として用いられる。

接触子１１は、その形成時のエツチング加工において特
別の工夫をしない限り８円錐形を威している。そして、
これらが被検査集積回路チップ上のパッドに押圧される
と、アルミニウム等の金属から成るパッドに食い込む。

したがって、押圧力が過大である場合、パッドを槽底す
る金属層を突き破って、その下の絶縁層や半導体基板に
形成されている不純物拡散層を損傷する可能性がある。

このような危険を回避し、試験における操作を容易にす
るために、第２図（ａ）に示すような接触子２０の構造
が有効である。

すなわち、第２図（ａ）に示す接触子２０は、シリコン
チップ１０を選択的にエツチングして形成された平坦面
を有する複数の突起２１上に、針状突起２２が形成され
た構造を有する。第２図（ａ）の接触子２０は第２図（
ｂ）に示すように、被検査集積回路チップ２４上に形成
されたパッド２５に押圧された場合、突起２１の平坦面
がパッド２５の上表面により突き当たると、それ以上は
針状突起２２がパッド２５中に食い込むことが阻止され
る。

上記本発明のプローブの作製方法を第３図を参照して説
明する。

例えばシリコンウェハの一表面を酸化し、　ＳｉＯ□膜
を形成したのち２周知のリソグラフ技術を用いてこのＳ
ｉＯ□膜をエツチングし、第３図（ａ）に示すように、
前記シリコンウェハ３０表面に直径約２０μｍの５ｉ０
２マスク１３３１を形成する。第３図（ｂ）は同図（ａ
）のＸ−Ｘ断面を示す。５ｉｎ２マスク層３１の配列ピ
ッチは１図示しない被検査集積回路チップ上のパッドの
配列ピッチと同じであり１例えば４０μｍである。

次いで１例えばＨＮＯ３と）ＩＰの混合溶液から成る。

シリコンに対する周知の等方性エツチング液を用いて５
ｉＯｚマスク層３１から表出しているシリコンウェハ３
０を、その表面から深さ約１０μｍエツチングする。こ
のエツチングにおいて、シリコンウェハ３０は縦方向に
エツチングされるとともに、　Ｓｉｎｇマスク層３１下
におけるサイドエツチング効果により横方向にもエツチ
ングされる。この横方向のエツチング量は、シリコンウ
ェハ３０表面に近いほど多いため５表面から１０μｍの
深さのエツチングが行われると、　ＳｉＯ□マスク層３
１下には、第３図（Ｃ）に示すように１円錐形の突起、
すなわち、針状突起３２が残る。針状突起３２の高さは
約１０μｍである。

なお、　（１００）面が表出するシリコンウェハ３０を
用い、エツチング速度がシリコンウェハの面指数に依存
する９例えばＫＯＨのようなエツチング液を用いても同
様な針状突起３２を形成可能である。この場合には、針
状突起３２は必ずしも円錐形とはならず１例えば角錐形
となる。また、基部とは異なる不純物種を含有する厚さ
１０μｍの表面層をシリコンウェハ３０表面にあらかじ
め形成しておけば。

針状突起３２を形成するためのエツチング量の制御が容
易に行える。このような表面層は、シリコンウェハ３０
表面にエピタキシャル成長させて形成する。

なお、第２図に示す構造の接触子２０の形成は。

針状突起２２を形成したのち、針状突起２２を含む突起
２１の領域をマスクするレジスト層を設け１表出するシ
リコンウェハ表面を異方性エツチングすることにより可
能である。

ＳｉＯ□マスク層３１を除去したのち、シリコンウェハ
３０表面を熱酸化して５ｉ０２膜を形成し、この上にレ
ジストを塗布する。そして、このレジスト層を露光・現
像して、第３図（ｄ）に示すように、針状突起３２およ
びこれに隣接するコンタクト領域３４に対応する開口を
有するレジストマスク３５を形成する。

この開口内に表出する前記Ｓｉ０ｇ膜をエツチング除去
する。第３図（ｅ）は、同図（ｄ）のＹ−Ｙ断面を示し
。

符号３６は前記５ｉｎ２膜である。レジストマスク３５
のパターンニングは、針状突起３２を含む１０μｍ程度
の段差を有する領域で行われるが、ポジレジストとＥＢ
露光法ないし縮小投影露光法を用いれば容易に可能であ
る。

次いで、レジストマスク３５を除去し、　ＳｉＯ□膜３
６をマスクとして３表出するシリコンウェハ３０表面。

すなわち、針状突起３２およびコンタクト領域３４表面
に不純物を拡散する。この不純物は、シリコンウェハ３
０がｐ型である場合には、ｎ型である。その結果、第３
図（ｆ）に示すように、針状突起３２の表面およびコン
タク）　６Ｎ域３４にｎ型領域３８が形成される。

上記ののち、第３図（８）の平面図および（ロ）の断面
図に示すように、コンタクト領域３４に接続された電極
３９を形成する。電極３９は１例えばＡｕ薄膜から成り
、後述するように１周知のビームリード技術にもとづき
外部回路との接続に用いられる。なお。

Ａｕから成る電極３９とシリコンウェハ３０との共晶合
金化を防止するために、電極３９とシリコンウェハ３０
間に周知のバリヤ層（図示省略）を設けることは通常の
集積回路と同様である。電極３９は、検査時に被検査集
積回路チップに接触しないように。

針状突起３２の高さより充分に低く形成されていること
が必要である。

次いで、シリコンウェハ３０を１個々のプローブごとに
分離する。この分離は１例えばシリコンウェハ３０にお
ける針状突起３２等が形成されている表面全体をレジス
ト層によりマスクし、一方１Ｍ面側におけるプローブに
対応する領域にレジストマスフを形成し１表出するシリ
コンウェハ３０をエツチング除去する方法を用いるのが
適当である。このとき、シリコンウェハ３０の裏面側に
おけるレジストマスクに、前記目視観察用窓１４（第１
図参照）に対応する開口を設けておくことにより、目視
観察用窓１４が同時に形成される。

上記のようにして、第３図（ｉ）に示すように１本発明
のプローブが形成される。電極３９は、プローブの基体
であるシリコンチップ１０から横方向に突出したビーム
リード構造を威している。

上記本発明のプローブを、第７図に示した従来の試験用
プローブにおけるプリント配線基Ｆｉ１に接着固定し、
電極３９を配線４にボンディングすればよい、あるいは
１第４図に示すように、シリコンチップ１０を嵌挿可能
な凹部を有するセラミック基Ｆｉ４０を用意し、これに
シリコンチップ１０を接着固定し、セラミック基板４０
上に形成されている配線４１と電極３９とをボンディン
グする。セラミック基板４０は、−船釣なプリント配線
基板に比べて剛性がすぐれており、プローブを設定する
ときの位置精度、ウェハとの平行度を確保するのを容易
にする。

上記実施例のプローブにおいては、針状突起３２とコン
タクト領域３４は、これらの表面に形成されたｎ型領域
３８によって接続されている。そこで。

シリコンチップ１０に対して、測定電圧範囲より低い電
圧（負電位および接地電位を含む）を印加しておけば、
シリコンチップ１０とｎ型領域３８との間は逆バイアス
電圧が印加されたことになるため。

各々の針状突起３２どうしを互いに電気的に分離するこ
とができる。なお、針状突起３２の表面を覆う。

例えばタングステンのような金属薄膜またはタングステ
ンシリサイドのような金属シリサイド薄膜を形成するこ
とにより、針状突起３２の接触抵抗を低くすることがで
きる。

針状突起３２相互間の電気的分離方法として、絶縁分離
構造を用いてもよい。このような絶縁分離構造の形成に
５例えば周知の５ｏｌ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎ−
５ｕｌａｔｏｒ）技術を用いると都合がよい。すなわち
周知のシリコンウェハの貼り合わせ技術により形成され
た第５図（ａ）に示すようなＳＯＩ基板５０を用意する
。ＳＯ■基Ｆｉ５０は１通常の厚さのシリコンウェハ５
１と、その表面を熱酸化して形成されたＳｉＯ□膜５２
と、　５ｉＯｚ膜５２を介してシリコンウェハ５１との
間に高電圧を印加した状態で熱圧着されたシリコン層５
３とから構成されている。シリコン層５３は１例えば機
械研磨により１２μｍ程度の厚さに仕上げられており、
あらかじめｎ型にされているか、上記研磨後に不純物を
拡散して少なくとも表面がｎ型にされている。

シリコンＪＷ５３表面に、第３図で説明したと同様の手
法を用い、第５図（ｂ）に示すようにＳｔＯ□マスク層
５４層形４したのち、シリコン層５３をエツチングして
針状突起５５を形成する。次いで、残りのシリコン層５
３を選択的にエツチングし、第５図（Ｃ）に示すように
１個々の針状突起５５を分離する。針状突起５５に対応
して、シリコン層５３から成るコンタクト領域５６が設
けられる。コンタクト領域５６に、前記実施例と同様に
して、ビームリード構造の電極（図示省略）を形成した
のち、シリコンウェハ５１を個々のプローブに分離する
。第５図に示す構造によれば、突起５５は、　Ｓｉｎ、
膜５２により互いに絶縁分離されており、シリコンウェ
ハ５１から成るプローブ基板に印加する電圧に対して特
別の制約がなくなる。

［発明の効果〕 本発明によれば、高密度集積回路チップにおけるパッド
に対応する配列ピッチの接触子を有する試験用プローブ
が容易に作製可能であり、従来のプローブに比べて、接
触子間の位置精度および平面度が優れているばかりでな
く、ｍ１ｔｔ的衝撃にも強いプローブを提供でき、また
、被試験集積回路チップに上のパッドに与える損傷も低
減され、高密度集積回路製品の歩留りおよび信頼性を向
上可能とする効果がある。

【図面の簡単な説明】

第１図は本発明の半導体集積回路試験用プローブの要部
斜視図。 第２図は本発明のプローブのにおける接触子の構造の変
形例。 第３図は本発明のプローブの作製方法の実施例第５図は
本発明のプローブにおける接触子の別の分離方法説明図
。 第６図は従来の半導体集積回路試験用プローブの構造説
明図。 第７図は従来のプローブの問題点説明図。 である。 図において。 １はプリント配線基板、　　２は貫通孔。 ３は接触子、　　４と４１は配線。 ５はコネクタ接続端子、ＩＯはシリコンチップ。 １１と２０は接触子、１２と３９は電極。 １４は目視観察用窓、２１は突起 ２２と３２と５５は針状突起。 ２４は被検査集積回路チップ、２５はパッド。 ３０と５１はシリコンウェハ。 ３１と５４はＳｉＯ□マスク層。 ３４と５６はコンタクト領域。 ３５はレジストマスク、３６と５２は５ｉｎ２膜。 ３８はｎ型領域、４０はセラごツタ基板。 ５０はｓｏｒ基板、５３はシリコン層。 である。 （０−） （ｂ） 木金明の４−譚体薬横回昂信ゎ成用ブＨ−フ゛ひ要部斜
視国策１圀 未発↓月のフ゛Ｈ−フ゛１：あ゛げろ捜す映子の構造の
・斐ブ形伊１第２図 本斧明のアロー７′の作製方法の犬橙例第３図（千の１
） １４ 木幣明のア０−７Ｉ）倍製布法０貢袴例亭３図（モの２
） ０ 本斧明のアローブ°の完へ°因 ／を争研のアローアｊ：お１プろ芙触干の５りのオ離々
法第５図

Claims (3)

【特許請求の範囲】
1. （１）半導体基板と、 該半導体基板の有する一表面を選択的にエッチングして
   該半導体基板上に形成された複数の針状突起と、 各々の該針状突起を互いに電気的に分離する分離手段と
   、 該針状突起を外部回路に接続するビームリード構造の接
   続手段 とを備えたことを特徴とする半導体集積回路試験用プロ
   ーブ。
2. （２）該針状突起は、該半導体基板表面を選択的にエッ
   チングして形成された平坦面を有する複数の突起におけ
   る該平坦面に形成されていることを特徴とする請求項１
   の半導体集積回路試験用プローブ。
3. （３）ウェハまたはチップ状態の半導体集積回路に形成
   されているパッドに請求項１または２に記載のプローブ
   における該針状突起を接触させて試験を行う工程を含む
   ことを特徴とする半導体装置の製造方法。