JPH0370043A - プログラム動作検証方式 - Google Patents
プログラム動作検証方式Info
- Publication number
- JPH0370043A JPH0370043A JP1205965A JP20596589A JPH0370043A JP H0370043 A JPH0370043 A JP H0370043A JP 1205965 A JP1205965 A JP 1205965A JP 20596589 A JP20596589 A JP 20596589A JP H0370043 A JPH0370043 A JP H0370043A
- Authority
- JP
- Japan
- Prior art keywords
- address
- circuit
- program operation
- control unit
- central control
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
- G06F11/362—Debugging of software
- G06F11/3636—Debugging of software by tracing the execution of the program
- G06F11/364—Debugging of software by tracing the execution of the program tracing values on a bus
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、記憶装置にアドレス線および記憶領域の読出
し／書込みを指令する制御線を接続してプログラム動作
する中央制御装置を有する情報処理機器のプログラム動
作を確認するプログラム動作検証方式に関する。
し／書込みを指令する制御線を接続してプログラム動作
する中央制御装置を有する情報処理機器のプログラム動
作を確認するプログラム動作検証方式に関する。
従来のプログラム動作検出装置は、情報処理機器、電子
交換機等に代表されるプロセス制御機器のプログラム動
作を検証する場合、人間によりイベントを入力または疑
似呼を発信するなど、処理装置をブラックボックス化し
た総合動作によっていた。
交換機等に代表されるプロセス制御機器のプログラム動
作を検証する場合、人間によりイベントを入力または疑
似呼を発信するなど、処理装置をブラックボックス化し
た総合動作によっていた。
上述した従来のプログラム動作検証方式は、検証してい
る処理装置をブラックボックス化した検証方式となって
いるので、発生するプロセス（タスク）が特定化せず、
記憶装置上のどのアドレスの領域を読出し／書込みした
か、すなわち実際に検証しようとするプログラムやデー
タを読出し／書込みしたかどうかを直接確認することが
できず、時系列的な観測予想が難かしいという問題点が
あった。
る処理装置をブラックボックス化した検証方式となって
いるので、発生するプロセス（タスク）が特定化せず、
記憶装置上のどのアドレスの領域を読出し／書込みした
か、すなわち実際に検証しようとするプログラムやデー
タを読出し／書込みしたかどうかを直接確認することが
できず、時系列的な観測予想が難かしいという問題点が
あった。
本発明の目的は、レジスタ回路の記憶領域をプログラム
のアドレスに対応させ、読出し／書込みしたアドレス対
応位置に識別符号を記憶させることにより、上記問題点
を解決したプログラム動作検証方式を提供することにあ
る。
のアドレスに対応させ、読出し／書込みしたアドレス対
応位置に識別符号を記憶させることにより、上記問題点
を解決したプログラム動作検証方式を提供することにあ
る。
本発明によるプログラム動作検証方式は、記憶装置にア
ドレス線および記憶領域の読出し／書込みを指令する制
御線を接続してプログラム動作する中央制御装置のプロ
グラム動作を確認するプログラム動作検証方式において
、前記記憶装置および中央制御装置の間を接続するアド
レス線、データ線および制御線を引込むプログラム動作
検出装置を配備し、このプログラム動作検出装置が、前
記中央制御装置が出力するアドレスの下位ｎビット（ｎ
＝１，２．・・・）を２″ビット形に符号変換するデコ
ード回路と、こ９デコ一ド回路の符号変換出力を１ビッ
ト情報として記憶するレジスタ回路と、このレジスタ回
路が前記中央制御装置の出力するアドレス情報にしたが
って出力するデータ値と前記デコード回路の出力するデ
ータ値との論理和を計算して前記レジスタ回路に再記憶
させる論理和回路と、前記アドレス線および制御線の線
間で規定される所定のタイミングで前記デコード回路、
レジスタ回路、および論理和回路を駆動するゲート信号
回路とを有する。
ドレス線および記憶領域の読出し／書込みを指令する制
御線を接続してプログラム動作する中央制御装置のプロ
グラム動作を確認するプログラム動作検証方式において
、前記記憶装置および中央制御装置の間を接続するアド
レス線、データ線および制御線を引込むプログラム動作
検出装置を配備し、このプログラム動作検出装置が、前
記中央制御装置が出力するアドレスの下位ｎビット（ｎ
＝１，２．・・・）を２″ビット形に符号変換するデコ
ード回路と、こ９デコ一ド回路の符号変換出力を１ビッ
ト情報として記憶するレジスタ回路と、このレジスタ回
路が前記中央制御装置の出力するアドレス情報にしたが
って出力するデータ値と前記デコード回路の出力するデ
ータ値との論理和を計算して前記レジスタ回路に再記憶
させる論理和回路と、前記アドレス線および制御線の線
間で規定される所定のタイミングで前記デコード回路、
レジスタ回路、および論理和回路を駆動するゲート信号
回路とを有する。
上述の手段によるプログラム動作検証方式は、中央制御
装置が記憶装置の記憶領域を読出し／書込みするアドレ
スに対応した１ビ、ト領域をレジスタ回路に設ける一方
、読出し／書込みするアドレスの下位ビットをデコード
回路で符号変換して読出し／書込みアドレス対応の１ビ
ット領域に符号１をたて、呼出し済みを記憶することが
できる。
装置が記憶装置の記憶領域を読出し／書込みするアドレ
スに対応した１ビ、ト領域をレジスタ回路に設ける一方
、読出し／書込みするアドレスの下位ビットをデコード
回路で符号変換して読出し／書込みアドレス対応の１ビ
ット領域に符号１をたて、呼出し済みを記憶することが
できる。
従って、レジスタ回路の記憶内容なダンプ処理すること
により、プログラム動作の有無が確認できる。
により、プログラム動作の有無が確認できる。
次に、本発明のプログラム動作検証方式について図面を
参照して説明する。
参照して説明する。
第１図は本発明のクレーム対応図である。第１図におい
て、中央制御装置１および記憶装置２はアドレス線、デ
ータ線、および制御線で接続され、プログラム動作検出
装置３はアドレス線および制御線を引込み、デコード回
路３１．論理和回路３２゜レジスタ回路３３およびゲー
ト信号回路３４を有する。
て、中央制御装置１および記憶装置２はアドレス線、デ
ータ線、および制御線で接続され、プログラム動作検出
装置３はアドレス線および制御線を引込み、デコード回
路３１．論理和回路３２゜レジスタ回路３３およびゲー
ト信号回路３４を有する。
デコード回路３１はアドレス線を入力し、中央制御装置
ｌが出力するアドレスの下位ｎビットを２°ビット形式
に符号変換して出力する。論理和回路３２はデコード回
路３１の出力とレジスタ回路３３の出力との論理和を計
算して出力する。レジスタ回路３３はデコード回路３１
に入力しないアドレスを受け、論理和回路３２の出力を
、ゲート信号回路３４の制御をうけて記憶する。すなわ
ち、レジスタ回路３３は、受信アドレス対応領域にビッ
ト符号１を、読出し／書込み履歴ありとして記憶するこ
とになる。ゲート信号回路３４はアドレスデータの読出
し／書込みの所定タイミングで、デフード回路、論理和
回路、およびレジスタ回路の駆動時点を制御する。
ｌが出力するアドレスの下位ｎビットを２°ビット形式
に符号変換して出力する。論理和回路３２はデコード回
路３１の出力とレジスタ回路３３の出力との論理和を計
算して出力する。レジスタ回路３３はデコード回路３１
に入力しないアドレスを受け、論理和回路３２の出力を
、ゲート信号回路３４の制御をうけて記憶する。すなわ
ち、レジスタ回路３３は、受信アドレス対応領域にビッ
ト符号１を、読出し／書込み履歴ありとして記憶するこ
とになる。ゲート信号回路３４はアドレスデータの読出
し／書込みの所定タイミングで、デフード回路、論理和
回路、およびレジスタ回路の駆動時点を制御する。
第２図は本発明の一実施例を示すブロック図である。第
２図を参照して、第１図のプログラム動作検出装置につ
いて詳細を説明する。
２図を参照して、第１図のプログラム動作検出装置につ
いて詳細を説明する。
第２図において、アドレス線（ＡＤＲ）、データ線（Ｄ
ＡＴＩおよび制御線（ＭＥＭＲ，ＭＥＭＷ。
ＡＴＩおよび制御線（ＭＥＭＲ，ＭＥＭＷ。
Ｒ−ＤＹ、ＤＭＰ）が接続される。制御線（ＭＥＭＲ）
は記憶読取り、制御線（ＭＥＭＷ）は記憶書込み、をそ
れぞれ指示し、制御線（Ｒ−ＤＹ）は手順にタイミング
調整用の信号また制御線（ＤＭＰ）はプログラム動作検
出回路３のプログラム動作検証中または内部データのダ
ンプ処理中を指定する。
は記憶読取り、制御線（ＭＥＭＷ）は記憶書込み、をそ
れぞれ指示し、制御線（Ｒ−ＤＹ）は手順にタイミング
調整用の信号また制御線（ＤＭＰ）はプログラム動作検
出回路３のプログラム動作検証中または内部データのダ
ンプ処理中を指定する。
第２図において、アドレス線の下位３ビット（ＡＤＲＯ
Ｏ〜０２）はデコード回路３１に入力され２”＝８（ビ
ット）の出力を得る。またアドレス線の上位２ビット（
ＡＤＲＩ ８，１９）もデコード処理され、レジスタ回
路３３を形成するメモリＩＣ３３１のチップセレクト（
Ｏ８）を駆動する。また中位１５ビットのアドレスＡＤ
Ｒ０３〜１７はそのままメモリＩＣ３３１のアドレス線
ＡＯ−Ａ１４に入力する。中央制御装置１が出力する制
御線（ＭＥＭＲ，ＭＥＭＷ）のいずれかがアクティブに
なったとき、中央制御装置１のアドレスに該当するメモ
リＩＣ３３１の該当アドレスの該当ビットに符号“１”
を書込むため、デコード回路３１の出力が論理和回路３
２に入力される。メモリＩＣ３３１は、チップセレクト
（Ｃ８）がアクティブになるつど該当アドレスのデー
タ８ビットを出力する。このデータ８ビットは、既に読
出し／書込みされたアドレスに該当するビットが符号“
１”であり、読出し／書込みされてなければ符号“０”
のままである。従って、デコード回路３１の出力の論理
和を再びメモリＩＣ３３１へ書込む。プログラム動作中
は、この動作を繰返す。
Ｏ〜０２）はデコード回路３１に入力され２”＝８（ビ
ット）の出力を得る。またアドレス線の上位２ビット（
ＡＤＲＩ ８，１９）もデコード処理され、レジスタ回
路３３を形成するメモリＩＣ３３１のチップセレクト（
Ｏ８）を駆動する。また中位１５ビットのアドレスＡＤ
Ｒ０３〜１７はそのままメモリＩＣ３３１のアドレス線
ＡＯ−Ａ１４に入力する。中央制御装置１が出力する制
御線（ＭＥＭＲ，ＭＥＭＷ）のいずれかがアクティブに
なったとき、中央制御装置１のアドレスに該当するメモ
リＩＣ３３１の該当アドレスの該当ビットに符号“１”
を書込むため、デコード回路３１の出力が論理和回路３
２に入力される。メモリＩＣ３３１は、チップセレクト
（Ｃ８）がアクティブになるつど該当アドレスのデー
タ８ビットを出力する。このデータ８ビットは、既に読
出し／書込みされたアドレスに該当するビットが符号“
１”であり、読出し／書込みされてなければ符号“０”
のままである。従って、デコード回路３１の出力の論理
和を再びメモリＩＣ３３１へ書込む。プログラム動作中
は、この動作を繰返す。
プログラムの駆動を停止し、レジスタ回路３３のメモリ
ＩＣ３３１の内容をダンプ処理するときは、ＤＭＰ信号
をアクティブにし、記憶装置２をシステムから切離す。
ＩＣ３３１の内容をダンプ処理するときは、ＤＭＰ信号
をアクティブにし、記憶装置２をシステムから切離す。
その後、中央制御装置１がプログラム動作検出装置３の
記憶読取りを行うことにより、レジスタ回路３３の内容
を外部入出力装置にダンプ処理する。この場合、中央処
理装置１とプログラム動作検出装置３のアクセス手順を
タイミング的に守るため、プログラム動作検出装置３が
ＲＤＹ信号を出力する。（プログラムの起動中は記憶装
置２がＲＤＹ信号を出力する。）第３図は中央制御装置
およびレジスタ回路そ、れぞれのメモリマツプの一例を
示すメモリ領域構成図である。第３図において、中央制
御装置のメモリマツプ１０はデータセグメント１１およ
びコードセグメン）１２を含み、これらのすべてはレジ
スタ回路のメモリマツプ３０に対応する。
記憶読取りを行うことにより、レジスタ回路３３の内容
を外部入出力装置にダンプ処理する。この場合、中央処
理装置１とプログラム動作検出装置３のアクセス手順を
タイミング的に守るため、プログラム動作検出装置３が
ＲＤＹ信号を出力する。（プログラムの起動中は記憶装
置２がＲＤＹ信号を出力する。）第３図は中央制御装置
およびレジスタ回路そ、れぞれのメモリマツプの一例を
示すメモリ領域構成図である。第３図において、中央制
御装置のメモリマツプ１０はデータセグメント１１およ
びコードセグメン）１２を含み、これらのすべてはレジ
スタ回路のメモリマツプ３０に対応する。
中央制御装置のメモリマツプ１０は、種々のプロセスが
任意の時系列で発生するシステムで、プログラム（Ｐｒ
ｏｇ）およびデータ（Ｄａｔａ）はセグメント分割され
、更に、プロセス毎に細分割（第３図では、プログラム
Ｐｒｏｇ １ 、 Ｐｒｏｇ ２ ｒ・・・、データＤ
ａｔａ １ 、 Ｄａｔａ ２ 、・・・）される。−
船釣にはプログラムＰｒｏｇ ｎ （ｎ＝１． ２．
−）のいず九がどの時点で起動されるかは予想できず、
起動されない場合もあり得る。データＤａｔａ ｎ
（ｎ＝ １ 。
任意の時系列で発生するシステムで、プログラム（Ｐｒ
ｏｇ）およびデータ（Ｄａｔａ）はセグメント分割され
、更に、プロセス毎に細分割（第３図では、プログラム
Ｐｒｏｇ １ 、 Ｐｒｏｇ ２ ｒ・・・、データＤ
ａｔａ １ 、 Ｄａｔａ ２ 、・・・）される。−
船釣にはプログラムＰｒｏｇ ｎ （ｎ＝１． ２．
−）のいず九がどの時点で起動されるかは予想できず、
起動されない場合もあり得る。データＤａｔａ ｎ
（ｎ＝ １ 。
２、・・・）についても同様で、どの時点で読出し／書
込みされるかは予想できず、読出し／書込みされない場
合もあり得る。
込みされるかは予想できず、読出し／書込みされない場
合もあり得る。
また、中央制御装置はバイト（８ビット）単位で記憶装
置への読出し／書込みが可能となっている。この１バイ
トが１アドレスとしてアドレス指定されるため、１メガ
バイトのメモリマツプ１０のメモリ空間は１２８キロバ
イトのメモリマツプ３０のメモリ空間に対応づけられる
。すなわち、メモリマツプ３００１バイトは８ビットあ
り、この８ビットにより８アドレスが指定できるため、
８Ｘ１２８Ｋ（バイト）＝ＩＭ（バイト）の対応となる
。
置への読出し／書込みが可能となっている。この１バイ
トが１アドレスとしてアドレス指定されるため、１メガ
バイトのメモリマツプ１０のメモリ空間は１２８キロバ
イトのメモリマツプ３０のメモリ空間に対応づけられる
。すなわち、メモリマツプ３００１バイトは８ビットあ
り、この８ビットにより８アドレスが指定できるため、
８Ｘ１２８Ｋ（バイト）＝ＩＭ（バイト）の対応となる
。
第４図は第３図に示すレジスタ回路のメモリマツプの一
例を示す配列図である。第４図に示すように、メモリマ
ツプ３０はｌバイト（８ビット）単位にアドレスｏｏｏ
ｏｏ〜ｌＦＦＦＦの１２８にバイトが準備される。メモ
リマツプ３０の動作検証前の初期状態の内容はすべての
プログラムが未だ呼出されていない状態、すなわちすべ
ての領域が符号“０”である。その後、プログラムが起
動されると、中央制御装置１が記憶装置２で呼出したア
ドレスに該当するメモリマツプ３０内のビットを符号１
にする。第４図の例では、メモリマツプ３０の１ビット
が第３図を参照して説明したように中央制御装置のメモ
リ空間８ビットに相当スるので、メモリマツプ３０で符
号１である空間は中央制御装置のメモリ空間のうち、ア
ドレス００００２，００００３，０００２４，０００２
５．・・・・・・、ＦＦＦＦ０．ＦＦＦＦＩ、ＦＦＦＦ
２．ＦＦＦＦ３．ＦＦＦＦ４であり、これらが呼出され
たことを示す。
例を示す配列図である。第４図に示すように、メモリマ
ツプ３０はｌバイト（８ビット）単位にアドレスｏｏｏ
ｏｏ〜ｌＦＦＦＦの１２８にバイトが準備される。メモ
リマツプ３０の動作検証前の初期状態の内容はすべての
プログラムが未だ呼出されていない状態、すなわちすべ
ての領域が符号“０”である。その後、プログラムが起
動されると、中央制御装置１が記憶装置２で呼出したア
ドレスに該当するメモリマツプ３０内のビットを符号１
にする。第４図の例では、メモリマツプ３０の１ビット
が第３図を参照して説明したように中央制御装置のメモ
リ空間８ビットに相当スるので、メモリマツプ３０で符
号１である空間は中央制御装置のメモリ空間のうち、ア
ドレス００００２，００００３，０００２４，０００２
５．・・・・・・、ＦＦＦＦ０．ＦＦＦＦＩ、ＦＦＦＦ
２．ＦＦＦＦ３．ＦＦＦＦ４であり、これらが呼出され
たことを示す。
次に第５図に第１図を併せ参照して説明する。
第５図は本発明の主要動作手順の一実施例を示すフロー
チャートである。
チャートである。
まず、中央制御装置１はプログラム呼出検出装置３のダ
ンプ指定を解除（１０１）’Ｌ、プログラム動作の検証
中を指定すると共に、プログラム呼出検出装置３のレジ
スタ回路３３のメモリをすべて符号０にする、クリア処
理を実行（１０２）する。
ンプ指定を解除（１０１）’Ｌ、プログラム動作の検証
中を指定すると共に、プログラム呼出検出装置３のレジ
スタ回路３３のメモリをすべて符号０にする、クリア処
理を実行（１０２）する。
次いで、中央制御装置１は、検証のためにプログラムを
起動して処理動作を開始（１０３）Ｌ、このプログラム
の停止で動作を終了（１０４）する。この間、プログラ
ム動作検出装置３は第１図から第４図までを参照して説
明した処理手順により呼出したメモリのアドレスをレジ
スタ回路３３に記録する。
起動して処理動作を開始（１０３）Ｌ、このプログラム
の停止で動作を終了（１０４）する。この間、プログラ
ム動作検出装置３は第１図から第４図までを参照して説
明した処理手順により呼出したメモリのアドレスをレジ
スタ回路３３に記録する。
従って、中央制御装置１はダンプ指定を設定（１０５）
Ｌレジスタ回路３３のメモリ内容を外部装置ヘダンプ処
理（１０６）できる。
Ｌレジスタ回路３３のメモリ内容を外部装置ヘダンプ処
理（１０６）できる。
以上説明したように、本発明は、中央制御装置と記憶装
置との間の情報線に、プログラム動作検出装置を接続し
て追加設備することにより、実際にプロセスが起動され
たか、されなかったかを、アドレスの読出し／書込みの
有無を記録したのち、この記録内容をダンプ情報として
見て確認ができるという効果がある。
置との間の情報線に、プログラム動作検出装置を接続し
て追加設備することにより、実際にプロセスが起動され
たか、されなかったかを、アドレスの読出し／書込みの
有無を記録したのち、この記録内容をダンプ情報として
見て確認ができるという効果がある。
第１図は本発明のクレーム対応図、第２図は本発明の一
実施例を示すブロック図、第３図は第１図および第２図
に示す記憶領域の対応関係の一例を示すメモリ領域構成
図、第４図は第２図によるレジスタ回路の記憶状態の一
例を示すメモリマツプ図、第５図は第１図での主要動作
手順の一例を示すフローチャートである。 １・・・・・・中央制御装置、２・・・・・・記憶装置
、３・・・・・・プログラム動作検出装置、１０，３０
・・・・・・メモリマツプ、３１・・・・・・デコード
回路、３２・・・・・・論理和回路、３３・・・・・・
レジスタ回路、３４・・・・・・ゲート信号回路。 第１図
実施例を示すブロック図、第３図は第１図および第２図
に示す記憶領域の対応関係の一例を示すメモリ領域構成
図、第４図は第２図によるレジスタ回路の記憶状態の一
例を示すメモリマツプ図、第５図は第１図での主要動作
手順の一例を示すフローチャートである。 １・・・・・・中央制御装置、２・・・・・・記憶装置
、３・・・・・・プログラム動作検出装置、１０，３０
・・・・・・メモリマツプ、３１・・・・・・デコード
回路、３２・・・・・・論理和回路、３３・・・・・・
レジスタ回路、３４・・・・・・ゲート信号回路。 第１図
Claims (1)
- 記憶装置にアドレス線および記憶領域の読出し／書込み
を指令する制御線を接続してプログラム動作する中央制
御装置のプログラム動作を確認するプログラム動作検証
方式において、前記記憶装置および中央制御装置の間を
接続するアドレス線、データ線および制御線を引込むプ
ログラム動作検出装置を配備し、このプログラム動作検
出装置が、前記中央制御装置が出力するアドレスの下位
ｎビット（ｎ＝１、２、・・・）を２＾ｎビット形式に
符号変換するデコード回路と、このデコード回路の符号
変換出力を１ビット情報として記憶するレジスタ回路と
、このレジスタ回路が前記中央制御装置の出力するアド
レス情報にしたがって出力するデータ値と前記デコード
回路の出力するデータ値との論理和を計算して前記レジ
スタ回路に再記憶させる論理和回路と、前記アドレス線
および制御線の線間で規定される所定のタイミングで前
記デコード回路、レジスタ回路、および論理和回路を駆
動するゲート信号回路とを有することを特徴とするプロ
グラム動作検証方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205965A JPH0370043A (ja) | 1989-08-08 | 1989-08-08 | プログラム動作検証方式 |
| US07/565,025 US5126972A (en) | 1989-08-08 | 1990-08-08 | Arrangement and method of ascertaining memory addresses which have been accessed during program execution |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205965A JPH0370043A (ja) | 1989-08-08 | 1989-08-08 | プログラム動作検証方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0370043A true JPH0370043A (ja) | 1991-03-26 |
Family
ID=16515647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1205965A Pending JPH0370043A (ja) | 1989-08-08 | 1989-08-08 | プログラム動作検証方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5126972A (ja) |
| JP (1) | JPH0370043A (ja) |
Cited By (2)
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| US6575490B1 (en) | 2000-04-28 | 2003-06-10 | The Burton Corporation | Adjustable pad for foot binding |
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| US9852028B2 (en) * | 2015-04-21 | 2017-12-26 | International Business Machines Corporation | Managing a computing system crash |
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- 1989-08-08 JP JP1205965A patent/JPH0370043A/ja active Pending
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- 1990-08-08 US US07/565,025 patent/US5126972A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6485035B1 (en) | 2000-04-28 | 2002-11-26 | The Burton Corporation | Binding baseplate for a gliding board |
| US6575490B1 (en) | 2000-04-28 | 2003-06-10 | The Burton Corporation | Adjustable pad for foot binding |
Also Published As
| Publication number | Publication date |
|---|---|
| US5126972A (en) | 1992-06-30 |
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