JPH0370422U - - Google Patents

Description

【図面の簡単な説明】

第１図は本考案の実施例に係るチユーナ筺体内
における回路部の配置構造を示す当該筺体の平面
図、第２図はチユーナ回路の回路図、第３図は第
２図のチユーナ回路におけるＰＬＬ回路部の回路
図、第４図は従来例の回路部の配置構造を示すチ
ユーナ筺体の平面図、第５図は他の従来例の回路
部の配置構造を示すチユーナ筺体の平面図である
。 １１……高周波回路部、１２……復調回路部１
２、１４……プリスケーラ、１６……ＰＬＬ回路
部、１８……筺体、２０……シールド板、２２〜
２８……区画室、３２……配線パターン、３４…
…ノイズフイルタ素子。

Claims (1)

【実用新案登録請求の範囲】
1. 高周波回路部と、復調回路部と、ＰＬＬ回路部
   とのそれぞれをチユーナ筺体の一方端側から他方
   端側にかけて前記記載の順序で回路基板上に互い
   に隣接させて搭載するとともに、プリスケーラに
   ついては高周波回路部と復調回路部との隣接部位
   における回路基板上に搭載したうえで、それら各
   回路部を互いにシールド板で仕切られた区画室内
   に収納した構造とし、かつ、プリスケーラとＰＬ
   Ｌ回路部とを復調回路部が形成されてある回路基
   板上に形成された配線パターンでもつて接続する
   とともに、その配線パターンを容量素子を介して
   接地してなるチユーナ筺体内におけるチユーナ回
   路部の配置構造。