JPH0372755A - 通信アダプタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、通信方法、特にマルチ回線通信制御に好適な
通信方式に関する。

〔従来の技術〕

通信速度の高速化や通信データの大容量化に伴い、パソ
コンやワークステーションなどの情報処理装置における
通信制御方式も、システムプロセッサが回線コントロー
ラを制御しながらデータの伝送制御及びデータ処理の全
てを行う方式から、通信アダプタを設け、通信アダプタ
の中に回線コントローラの他、通信制御処理専用のプロ
セッサ。

メモリ等を設け、システムプロセッサの通信制御処理に
対する負荷を軽減する方式に変化してきた。

例えば、本出願人が先に出願した特願昭６３−１８１８
８２号「通信アダプタ制御方式および通信アダプタ」で
は、通信アダプタの中に通信専用のプロセッサと共有の
メモリを設けており、データの受は渡しは共有メモリを
介して行う。また、システムプロセッサに２枚の通信ア
ダプタを接続して異なる２つの回線を制御し、２つの回
線間のプロトコル変換や伝送速度の違いを吸収する、い
わゆるゲートウェイを実現している。

〔発明が解決しようとする課題〕

しかしながら、上記のような技術で複数の回線を制御す
る場合、通信アダプタが回線毎に必要になり、規模が大
きくなるばかりでなく、システムプロセッサが数枚に分
散しているアダプタをそれぞれ制御する必要があり、管
理が複数になる。また、それぞれ異なる通信アダプタに
ある通信用プロセッサ同士で情報交換を行うことが難し
い。とくに、ｌ５ＤＮに接続する場合、１本の回線に例
えば２Ｂ十りという３つのチャネルが多重化され、さら
に、Ｄチャネルが２つのＢチャネルの呼制御を担当する
形をとっているため、３枚のアダプタで２Ｂ十りの各チ
ャネルを分担することは難しい。

また、ｌ５ＤＮの通信回線速度は一定に決められており
、種々の伝送速度を持つ従来端末とｌ５ＤＮを介して通
信することは難しい。

本発明の目的は、ｌ５ＤＮのようなマルチ回線を簡単、
高速に、かつ相手局に対応して制御する通信制御方法を
提供することにある。

〔課題を解決するための手段〕

上記目的を遠戚するために、通信アダプタに複数の通信
路口と、通信路に対応した複数の通信処理部を設け、通
信処理部はそれぞれ独立に動作できるようにし、通信ア
ダプタを制御する上位ソフトから通信処理部に通信制御
プログラムを入れ換えられるようにして、通信路毎に同
じまたは異なる通信制御プログラムでマルチ回線の通信
制御を行うようにしたものである。

また、通信制御プログラムに複数の通信プロトコルを設
け、上位ソフトから通信プロトコルの１つを指定するよ
うにしてマルチ回線の通信制御を行うようにしたもので
ある。

また、通信路からの受信フレームで複数の通信プロトコ
ルの１つを自動選択するようにしてマルチ回線の通信制
御を行うようにしたものである。

また、通信アダプタと上位ソフトの間に双方からアクセ
スできる共用メモリを設け、共用メモリを介して通信制
御プログラムを受は渡すようにしたものである。

さらに、通信処理部で伝送速度を変えられるようにして
、上位ソフトから通信路毎に伝送速度を選択できるよう
にしたものである。

〔作用〕

上位ソフトと通信処理部が独立に動作するため、各通信
路ごとに高速に通信制御することができ、通信路ごとに
通信手順と伝送速度を変えることも簡単にできる。また
、１つの通信制御プログラムに複数の通信プロトコルを
持っているため、通信プロトコルの切り替えを簡単に行
うことができる。

〔実施例〕

以下、本発明の一実施例を図面を使用して説明する。

第１図は、本発明が採用されているマルチ回線通信制御
システムの構成例を示すブロック図である。同図におい
て、１はワークステーション本体であり、この本体１に
は、通信アダプタ３が搭載されており、通信アダプタ３
を制御するのがシステムプロセッサ部２３である。通信
アダプタ３には２Ｂ＋Ｄの基本インタフェースを提供す
るｌ５ＤＮに接続するためのｌ５ＤＮ回線３７１及び通
話のためのハンドセット３６５が接続されている。

ｌ５ＤＮ回線３７１は、音声やデータ通信に２本のＢチ
ャネルと１本のＤチャネルを同時に用いることができる
。本実施例においては、チャネルを利用する形態として
以下の２種類を考える。

（、）　　データ通信（Ｄチャネル）＋データ通信（Ｂ
チャネル）＋データ通信（Ｂチャネル）（ｂ）　　デー
タ通信（Ｄチャネル）＋データ通信（Ｂチャネル）十音
声通信（Ｂチャネル）形態（ａ）の場合、ハンドセット
３６５は必ずしも必要ではない。

通信アダプタ３には、データ通信機能と音声通信機能と
呼制御機能の３種類の機能がある。

データ通信はＤチャネルとＢ１チャネル、Ｂ２チャネル
のすべてのチャネルを使い、開放型システム間相互接続
（○ＳＩ）の７層モデルのうちレイヤ２のデータリンク
層の制御までを行う。Ｄチャネルでは、例えば、ＣＣＩ
ＴＴ勧告の１．４４１（Ｌ　Ａ　Ｐ　Ｄ　：　Ｌｉｎｋ
　　Ａｃｃｅｓｓ　　Ｐｒｏｃｅｄｕｒｅ　　ｏｎｔｈ
ｅ　　Ｄ　−ｃｈａｎｎｅｌ　）によるパケット交換方
式でデータ通信を行う。Ｂｌ、Ｂ２チャネルでは、例え
ば、ＨＤ　Ｌ　Ｃ−Ｂ　Ａ　（Ｈｉｇｈ　Ｌｅｖｅｌ　
Ｄａｔａ　ＬｉｎｋＣｏｎｔｒｏｌ　　Ｐ　ｒｏｃｅｄ
ｕｒｅ　　平衡型非同期平衡モードクラス）によるパケ
ット交換方式またはＨＤＬＣ−ＢＡ、　ＨＤＬＣ−ＵＮ
　（Ｈｉｇｈ　　Ｌｅｖｅｌ　　ＤａｔａＬ　ｉｎｋ　
　Ｃｏｎｔｒｏｌ　　Ｐ　ｒｏｃｅｄｕｒｅ不平衡型正
規応答モードクラス）による回線交換方式によりデータ
通信を行う。Ｄチャネル、Ｂｌチャネル、Ｂ２チャネル
は、当然、それぞれ独立にデータ通信が可能である。伝
送速度は、Ｄチャネルが１６　Ｋｂｐｓである。Ｂｌ、
Ｂ２チャネルについてはチャネル速度が６４　Ｋｂｐｓ
固定であるが、データの伝送速度は調整が可能である。

例えばＣＣＩＴＴ勧告の１．４６１，１．４６３に準拠
した速度整合を行う。

音声通信はＢ１チャネルまたはＢ２チャネルのいづれか
一方を選択して行う。ハンドセットからの音声は６４Ｋ
ｂｐｓのディジタル音声に変換して通信する。音声を通
信アダプタ３で録音・再生することもできる。第１図の
ＲＡＭｅ３１２は、システムプロセッサ部２３と通信ア
ダプタ３の内部のプロセッサで共用するメモリで、ここ
に音声を入出力するエリアを設ける。これを音声ファイ
ルと呼ぶ。この音声ファイルとハンドセットを結べば、
ローカルにメツセージ録音・再生を行うことができる。

音声ファイルとｌ５ＤＮを結べば、相手の声を録音した
り、音声ファイルの内容を・再生送出することかできる
。録音を行うときは、ＡＤＰＣＭ　（Ａｄａｐｔｉｖｅ
　　Ｄｉｆｆｅｒｅｎｔｉａｌ　　Ｐｕ１ｓｅＣｏｄｅ
　　Ｍｏｄｕｒａｔｉｏｎ）方式により音声を６４　Ｋ
ｂｐｓから３２Ｋｂｐｓまたは２４　Ｋｂｐｓに圧縮し
て録音時間を延ばす。再生のときは、伸長して６４　Ｋ
ｂｐｓのディジタル音声にもどす。音声はチャネルが異
なればデータ通信と同時に通信することができる。

呼制御はＤチャネルを使ってデータ通信や音声通信のた
めのチャネル接続を行う。制御の仕方は、例えば、ＣＣ
ＩＴＴ勧告の１．４４１（ＬＡＰＤ）。

１．４５１の手順にしたがう。

第２図は本実施例を適用したネットワーク利用形態の一
例を示したものである。ワークステージ？＼　　・ ９ ョン（ＷＳ）１，１１．ゲートウェイ（ＧＷ）１３゜１
４は、第１図の実施例に示した通信アダプタ３を内蔵し
てＩ　５ＤＮＩ５に接続されている。ホストコンピュー
タ１２は、例えばＣＣＩＴＴ勧告Ｘ。

２１の従来公衆網インタフェースを持つ。伝送速度は９
６０　Ｑｂｐｓであり、これがターミナルアダプタ１０
（例えば、日立製作所製ターミナルアダプタＨＮ−５１
０１シリーズ）を介してｌ５ＤＮ１５に接続されている
。この中でホストコンピュータ１２とＧＷ１３，１４は
ハンドセットを持たない。ＧＷ１３，１４は、一方では
、ＷＳＩ６゜１７．１８．１９とでローカルエリアネッ
トワーク（ＬＡＮ）を構成しており、データをＬＡＮか
らｌ５ＤＮ１５．ｌ５ＤＮ１５からＬＡＮへ乗り入れる
役割を持っている。このとき、データをパケット化して
蓄積送出ることにより、例えば１０ＭｂｐｓのＬＡＮと
６４ＫｂｐｓのＩ　５ＤＮＩ　５との伝送速度の違いを
吸収したり、ＬＡＮとｌ５ＤＮ１５の通信手順の違いを
プロトコル変換によって吸収している。

ｌ５ＤＮ１５に接続されている各装置は、Ｂｌ。

Ｂ２．Ｄの３つのチャネルを持ち、任意の組合せでそれ
ぞれ異なる相手と通信することができる。

第２図では次の３つの通信形態を上げる。

（ａ）ＷＳ間間通 性ｂ）クラスタ通信 （ｃ）ＬＡＮ間通信 （ａ）のＷＳ間間通性、ＷＳＩとＷＳｌｌとの間で、Ｂ
１とＢ２チャネルを使ってデータと音声を同時に通信す
る。音声は当然リアルタイム通信となる。

（ｂ）のクラスタ通信は、ホストコンピュータ１２がＧ
Ｗ１３を介して複数のＷＳを相手にする１：ｎの通信で
ある。このとき、ＧＷ１３は端末制御装置となって端末
として動作するＷＳＩ６゜１７を制御する。

（ｃ）のＬＡＮ間通信は、ＧＷ１３とＧＷ１４をｌ５Ｄ
Ｎ網１５を介して結ぶことにより、ＧＷ１３のＬＡＮと
ＧＷ１４のＬＡＮを論理的に工つのＬＡＮに見せるため
のものである。これにより、３ 例えば、ＷＳＩ７はあたかも同一のＬＡＮにあるように
ＷＳＩ９と通信することができる。

ＧＷ１３ではＢｌ、Ｂ２の２つのチャネルのうち１つを
ｌ５ＤＮの伝送速度６４Ｋｂｐｓをそのまま使用してＧ
Ｗ１４と通信するが、もう１つはチャネル回線速度６４
Ｋｂｐｓに９６００ｂｐｓのデータを乗せることにより
コンピュータ１２と通信することができる。

第２図ではターミナルアダプタ１０．ゲートウェイ（Ｇ
Ｗ）１３．１４にはハンドセットを持っていないが、ハ
ンドセットを取り付けることも可能である。ホストコン
ピュータ１２に対してＧＷ１３．１４が遠隔地に設置さ
れたケースで、例えば、ＬＡＮに接続されるＷＳを増設
し試運転を行ったり、障害が生じたときの原因調査が困
難となる。このような場合、ターミナルアダプタ１０と
ＧＷ１３．１４にハンドセットを設ければ、ハンドセラ
１−を使って保守員同士がお互いに会話しながら試運転
や障害原因調査を容易に行うことができる。

第３図は、ＷＳＩのきよう体装置の例を示す図であり、
ここでは日立製作所製・ワークステーション２０５０／
３２を例にあげる。本体１０１にはオプションスロット
がＮｏ、１からＮｏ、７まであり、第１図の通信アダプ
タ３はＮｏ、１からＮｏ、　５の空スロツト１０６のど
こでも搭載することができる。搭載するときはそのスロ
ットのダミーパッケージ１１１を抜いて挿入する。第１
図のシステムプロセッサ部２３は、ＣＰＵパッケージ１
０５゜基本メモリパッケージ１０９および主記憶メモリ
スロット１１０に搭載されるオプションメモリパッケー
ジで構成される。

次に、第工図の通信アダプタ３の構成について説明する
。システムプロセッサ部２３は、本体１全体及び通信ア
ダプタ３の制御を統轄するＣＰＵ２と、ＣＰＵ２のプロ
グラムやデータが格納されるメインメモリ２１で構成さ
れる。システムプロセッサ部２３と通信アダプタ３はシ
ステムバス２２で接続される。通信アダプタ３は、Ｂ１
またはＢ２チャネルのデータ通信を行う副プロセッサ部
３２と３３、Ｂチャネルの音声通信とＤチャネルのデー
タ通信とＤチャネルの呼制御等を行う主プロセッサ部３
４、Ｄチャネルのデータ通信、呼制御のためのデータリ
ンク層レベルの処理を行うＬＡＰＤ処理部３５．Ｄチャ
ネル、Ｂｌ、Ｂ２チャネルの多重２分離を行う回線ドラ
イバ３７．Ｂ１チャネル、Ｂ２チャネルを副プロセッサ
部３２゜３３やハンドセットにつないだり、音声の圧縮
・伸長処理を行うＢチャネル制御部３６．速度整合部３
８．システムプロセッサ部２３．主プロセッサ部３４．
副プロセッサ部３２．３３でメモリをシェアしながらデ
ータ交換を行うメモリシェア部３１、から構成される。

システムプロセッサ部２３とメモリシェア部３工とはシ
ステムバス２２で接続される。メモリシェア部３１．主
プロセッサ部３４．副プロセッサ部３２．副プロセッサ
部３３は、それぞれローカルバスｅ３１３に接続されて
データのやりとりが行われる。主プロセッサ部３４のロ
ーカルバスミ３４５には、回線ドライバ３７．ＬＡＰＤ
処理部３５．Ｂチャネル制御部３６．速度整合部３８が
接続され、主プロセッサ部３４がこれらを制御する。ｌ
５ＤＮ回線３７１の２Ｂ＋Ｄチヤネルは、回線ドライバ
３７で分離・多重化され、チャネルのうちのＤチャネル
はＬＡＰＤ処理部３５に、Ｂｌ、Ｂ２チャネルはＢチャ
ネル制御部３６につながる。Ｂチャネル制御部３６では
、主プロセッサ部３４の指示により、Ｂｌ、Ｂ２チャネ
ルをハンドセット３６５や主プロセッサ部３４．速度整
合部３８を介して副プロセッサ部３２，３３゜３４に繋
ぎ変える。

主プロセッサ部３４．副プロセッサ部３２，３３゜ＬＡ
ＰＤ処理部３５およびシステムプロセッサ部２３はそれ
ぞれＣＰＵとメモリとバスを持ち、独立に動作すること
ができる。

主プロセッサ部３４は、ＲＯＭａ３４２．ＲＡＭａ３４
３．ＲＯＭａ３４２やＲＡＭａ３４３のプログラムを実
行するＣＰＵａ３４１、及びコントローラミ３４４で構
成され、これらはａ−カルバスａ３４５に接続されてい
る。ＲＯＭａ３４２は、・１ト・ 通信アダプタ３の自己診断及びＲＡＭａ３４３に格納さ
れるプログラムをＲＡＭｅ３１２からロードするための
プログラムを格納する読みだし専用メモリであり、３２
にバイトの容量を持つ。通信アダプタ３に電源が入ると
、ＣＰＵａ３４１でこのＲＯＭ　ａ　３４２のプログラ
ムの先頭から実行される。ＲＡＭａ３４３は、音声通信
や呼制御手順を処理するプログラムを格納する読みだし
／書き込み可能メモリであり、１２８にバイトの容量を
持つ。コントローラミ３４４は、ローカルバスＣ３１３
とローカルバス８３４５間のパス制御やＣＰ　Ｕ　ａ　
３４１がＲＯＭａ３４２．ＲＡＭａ３４３をアクセスす
るときのアクセス制御を行う。ＲＯＭａ３４２．ＲＡＭ
ａ３４３を実行するＣ　Ｐ　Ｕ　ａ３４１は、例えば、
１０ＭＨｚで動作する日立製作新製の８ビツトマイコン
、ＨＤ６４１８０Ｓを用いるものとする。

副プロセッサ部３２は主プロセッサ部３４のもとで動作
する従属プロセッサである。副プロセッサ部３２は、Ｒ
ＡＭｂ３２２．ＲＡＭｂ３２２のプログラムを実行する
ＣＰＵｂ３２１．コントローラｂ３２４及びＢ１または
Ｂ２チャネルに接続されている回線３２６にデータを送
受信するシリアルコントローラｂ３２３で構成され、こ
れらはローカルバスＣ３３５に接続されている。ＲＡＭ
ｂ３２２は、Ｂチャネルのデータリンク制御手順である
ＨＤＬＣ−ＢＡやＨＤＬＣ−ＵＮを処理するプログラム
を格納する読みだし／書き込み可能メモリであり、３２
にバイトの容量を持つ。コントローラｂ３２４は、ロー
カルバスＣ３１３とローカルバスＣ３３５間のパス制御
やＣＰＵｂ３２１がＲＡＭｂ３２２をアクセスするとき
のアクセス制御、主プロセッサ部３４が副プロセッサ部
３２に動作指示したり、報告を受けるためのコマンドハ
ンドシェイク制御を行う。ＲＡＭｂ３２２を実行するＣ
ＰＵｂ３２１とシリアルコントローラｂ３２３は、例え
ば、１０ＭＩＩｚで動作する日立製作新製の１チツプ８
ビツトマイコン。

ＨＤ６４１８０Ｓを用いるものとする。副プロセッサ部
３２はＲＯＭを持たない。そこで、主プロセッサ部３４
がコントローラｂ３２４を介してＲＡＭｂ３２２にプロ
グラムをダウンローディングし、その後、ＣＰＵｂ３２
１を起動することになる。

副プロセッサ部３３は主プロセッサ部３４のもとで動作
する従属プロセッサである。副プロセッサ部３３は、Ｒ
ＡＭ　ｃ　３３２　、　ＲＡＭ　ｃ　３３２のプログラ
ムを実行するＣＰＵｃ３３１．コントローラｃ３３４及
びＢ１またはＢ２チャネルに接続されている回線３３６
にデータを送受信するシリアルコントローラＣ３３３で
構成され、これらはローカルバスＣ３３５に接続されて
いる。ＲＡＭｃ３３２は、Ｂチャネルのデータリンク制
御手順であるＨＤＬＣ−ＢＡやＩ−Ｉ　Ｄ　Ｌ　Ｃ−Ｕ
　Ｎを処理するプログラムを格納する読みだし／書き込
み可能メモリであり、３２にバイトの容量を持つ。コン
トローラｃ３３４は、ローカルバスＣ３１３とローカル
バス０３３５間のパス制御やＣＰ　Ｕ　ｃ３３１がＲＡ
　Ｍ　ｃ　３３２をアクセスするときのアクセス制御、
主プロセッサ部３４が副プロセッサ部３３に動作指示し
たり、報告を受けるためのコマンドハンドシェイク制御
を行う。ＲＡ　Ｍ　ｃ３３２を実行するＣ　Ｐ　Ｕ　ｃ
　３３１とシリアルコントローラＣ３３３は、例えば、
１０ＭＨｚで動作する日立製作新製の１チツプ８ビツト
マイコン。

ＨＤ６４１８０Ｓを用いるものとする。副プロセッサ部
３３はＲＯＭを持たない。そこで、主プロセッサ部３４
がコン１−ローラｃ３３４を介してＲＡ　Ｍ　ｃ　３３
２にプログラムをダウンローディングし、その後、ＣＰ
Ｕｃ３３１を起動することになる。

ＬＡＰＤ処理部３５は主プロセッサ部３４のもとで動作
するＬＡＰＤ専用処理部である。ＬＡＰＤ処理部３５は
、ＲＯＭｄ　３５２．ＲＯＭｄ３５２のプログラムを実
行するＣＰＵｄ３５１゜Ｄチャネル回線３７２にデータ
を送受信するシリアルコントローラＣ３３，及びコント
ローラミ３５４で構成され、これらは、ローカルバスＣ
３５５に接続されている。ＲＯＭｄ３５２は、Ｄチャネ
ルのデータリンク制御手順であるＬＡＰＤ２ を処理するプログラムを格納する読みだし専用メモリで
ある。コントローラｄ３５４は、ローカルバスＣ３４５
とローカルバス４３５５間のバス制御を行う。ＬＡＰＤ
処理部３５は、例えば、日本電気製のμＰＤ７２３０５
を用いるものとする。

Ｂチャネル制御部３６は、ＡＤＰＣＭ３６１゜Ｃ０ＤＥ
Ｃ３６３，ハンドセット３６５に接続するためのドライ
バ３６４及び回線切替口＠３６２で構成され、ローカル
バスＣ３４５を通して主プロセッサ部３４で制御される
。ＡＤＰＣＭ３６１は、ｌ５ＤＮ回線３７１のＢｌ、Ｂ
２チャネルまたはハンドセット３６５からの６４Ｋｂｐ
ｓＰＣＭ音声を３２　Ｋｂｐｓまたは２４　Ｋｂｐｓに
圧縮してＲＡＭ　ｅ　３１２に録音したり、ＲＡＭｅ３
１２の圧縮音声を６４ＫｂｐｓのＰＣＭ音声に伸長し、
Ｂｌ。

Ｂ２チャネルまたはハンドセット３６５に送出するため
の圧縮・伸長回路である。Ｃ０ＤＥＣ３６３は、６４　
Ｋｂｐｓ　Ｐ　ＣＭ音声とアナログ音声との変換を行う
ディジタル・アナログ変換回路である。回線切替回路３
６２は、Ｂ１チャネル３７３、Ｂ２チャネル３７４を回
線３２７２回線３３７またはＡＤＰＣＭ３８１またはＣ
０ＤＥＣ３６３に接続したり、ＡＤＰＣＭ３６１とＣ０
ＤＥＣ３６３を直結するための回線切替回路である。

ＡＤＰＣＭ３６１は、例えば、日本電気製のμＰＤ７７
Ｃ３０，Ｃ０ＤＥＣ３６３は、日立製作新製のＨＤ　４
４．２７８を用いるものとする。

速度整合部３８はローカルバスＣ３４５を通してＣＰＵ
ａ３４１で制御され、回線３２７と回線３２６、回線３
３７と回線３３６との間で速度整合を行う。

回線ドライバ３７は、ローカルバスＣ３４５を通してＣ
Ｐ　Ｕ　ａ　３４１で制御され、多重化されているｌ５
ＤＮ回線３７１からＤチャネル３７２゜Ｂ１チャネル３
７３．Ｂ２チャネル３７４を分離するもので、例えば、
日本電気製のμＰＤ９８２０１０Ｆを用いるものとする
。

メモリシェア部３１は、ＲＡＭｅ３１２．コントローラ
ｅ３１１で構成される。ＲＡＭ　ｅ　３１２は、システ
ムバス２２とローカルバスＣ３１３の両方からアクセス
できる読みだし／書き込み可能なメモリであり、５１２
にバイトの容量を持つ。

コントローラｅ３１１は、システムバス２２とローカル
バスＣ３１３からＲＡＭ　ｅ　３１２に同時にメモリア
クセスしたときのメモリ競合調停、主フロセッサ部３４
．副プロセッサ部３２．副プロセッサ部３３からローカ
ルバスＣ３１２の使用要求に対してのバス競合調停、シ
ステムプロセッサ部２３が主プロセッサ部３４に動作指
示したり、報告を受けるためのコマンドハンドシェイク
制御、を行う。

第４図は、ＲＡＭｅ３１２のメモリ記憶状態を示す。通
信アダプタ３の立ち上げは、すぐに使用しないＣＰＵａ
３４１．ＣＰＵｂ３２１及びｃｐＵ　ｃ　３３１の送受
信バッファ領域を用いて行う。

システムプロセッサ部２３は第４図の送受信バッファ領
域にＣＰＵａ３４１のプログラムを入れ、ＣＰ　Ｕ　ａ
　３４１にプログラムローディングの指示を行う。ロー
ディングはＲＯＭ　ａ　３４２のプログラムで行い、Ｒ
ＡＭａ３４３に該当プログラムをローディングした後は
第４図の記憶状態になる。

ＣＰＵａ３４１で用いるエリアには初期設定ブロック、
Ｄチャネルのデータ通信に使う送信バッファ、受信バッ
ファ、音声通信に使う音声蓄積エリアがある。ＣＰＵｂ
３２１で用いるエリアとしては、初期設定ブロック、Ｂ
チャネルのデータ通信に使う送信バッファ、受信バッフ
ァがある。

ＣＰＵｃ３３１で用いるエリアとしては、初期設定ブロ
ック、Ｂチャネルのデータ通信に使う送信バッファ、受
信バッファがある。初期設定ブロックは、最初に、シス
テムプロセッサ部２３と通信アダプタ３で動作条件を取
り決めるのに用いるエリアであり、例えば、システムプ
ロセッサ部２３で設定する最大送受信データ長やタイム
アウト値、アダプタで設定する送信バソファ、受信バッ
ファの位置やサイズなどがある。通信制御プログラムＡ
９通信制御プログラムＢは、ＣＰＵｂ３２１、ＣＰＵｃ
３３１で実行するプログラムであり、ＲＡＭｅ３１２に
常駐させておく。主プロセッサ部３４が必要に応じて、
副プロセッサ部３２または副プロセッサ部３３にダウン
ローディングすることにより、通信制御プログラムを自
由に交換することができる。

障害ロギングエリアは、通信アダプタ３内で生じた通信
エラーやハードウェアエラーを記憶しておくところで、
ＣＰＵａ３４１．ＣＰＵｂ３２１゜ＣＰＵｃ３３１で共
通に使用する。

第５図は、第１図の通信アダプタ３内部にある４つのロ
ーカルバス３２５，３３５，３１３゜３４５のメモリ空
間を表したものであり、これは、各ローカルバスに接続
されているＣＰＵから見たハードウェア資源のメモリ空
間位置を表したものとも言える。図中の太線は実在して
いるローカルバスの場所を表し、他のローカルバスから
見えるのは第５図のようなマツピングされた位置となる
。

ローカルバスｂ３２５は、１Ｍバイトのメモリ空間を持
ち、メモリ空間の最下位部から、プログラムが格納され
る３２にバイトのＲＡＭｂ３２２とコントローラｂ３２
４を、メモリ空間の最上位部にＲＡＭｅ３２１を割当て
ている。副プロセッサ部３２は主プロセッサ部３４のも
とで動作する従属プロセッサであるため、副プロセッサ
部３２から別の副プロセッサ部３３や主プロセッサ部３
４のハードウェア資源は見えない。

ローカルバスｃ３３５は、１Ｍバイトのメモリ空間を持
ち、メモリ空間の最下位部から、プログラムが格納され
る３２にバイトのＲＡ　Ｍ　ｃ　３３２とコントローラ
Ｃ３３４を、メモリ空間の最上位部にＲＡ　Ｍ　ｅ　３
１２を割当てている。副プロセッサ部３３は主プロセッ
サ部３４のもとで動作する従属プロセッサであるため、
副プロセッサ部３３から別の副プロセッサ部３２や主プ
ロセツサ部３４のハードウェア資源は見えない。

ローカルバスｅ３１３は、１Ｍバイトの空間を持ち、メ
モリ空間の最下位部にコントローラＣ３１１、メモリ空
間の最上位部にＲＡＭｅ３１２を割当てる。また、ロー
カルバスｂ３２５およびローカルバスｃ３３５のハード
ウェア資源であるＲＡＭｃ３３２．コントローラｃ３３
４．ＲＡＭｂ３２２．コントローラｂ３２４をローカル
バス８ ａ３４５からアクセスできるようにするため、第５図の
ようなローカルバスｅ３１３のメモリ空間に一旦マッピ
ングする。ＲＡＭｂ３２２とコントローラｂ３２４は、
ローカルバスｂ３２５とローカルバスｏ３１３とではメ
モリ空間が異なる。このアドレス変換はコントローラｂ
３２４で行っている。また、ＲＡＭｃ３３２とコントロ
ーラＣ３３４については、コントローラＣ３３４がアド
レス変換を行っている。

ローカルバスミ３４５は、１Ｍバイトのメモリ空間を持
ち、メモリ空間の最下位部からＲＯＭ　ａ３４２　、　
ＲＡ　Ｍ　ａ　３４３　、コントローラａ　３４４゜コ
ントローラｄ３５４．回線ドライバ３７．ＡＤＰＣＭ３
６１．Ｃ０ＤＥＣ３６３，コントローラＣ３１１，コン
トローラｃ３３４．コントローラｂ３２４．ＲＡＭｃ３
３２．ＲＡＭｂ３２２゜ＲＡＭｅ３１２を割り付けであ
る。コントローラＣ３１１，ＲＡ ＲＡＭｂ３２２，コントローラｂ３２４はローカルバス
ｅ３１３とローカルバスミ３４５とではメモリ空間が異
なるが、このアドレス変換はコントローラＣ３４４で行
っている。

第６図は、第１図のコントローラＣ３１１の構成を示す
ブロック図である。コントローラＣ３１１は、システム
バス２２を制御するシステムバス制御部３１１１，ロー
カルバスｅ３１３を制御するローカルバスｅ制御部３１
１３，システムバス２２とローカルバスｅ３１３から同
時にＲＡＭ　ｅ　３　１　２をアクセスしたときのメモ
リ競合調停を行うＲＡＭ制御部３１１２，起動フラグ３
１１５。

起動レジスタ３１１６，報告フラグ３１１８，報告レジ
スタ３１１７及びローカルバスｅ競合調停部３１１４か
らなる。起動フラグ３１１５，起動レジスタ３１１５は
、システムプロセッサ部２３から主プロセッサ部３４へ
の動作指示の有無を示すフラグ、動作指示情報を格納す
るレジスタであり、報告フラグ３１１８，報告レジスタ
３１１７は、主プロセッサ部３４からシステムプロセッ
サ部２３への報告を示すフラグ、報告情報を格納するレ
ジスタである。ローカルバスｅ競合調停部３１１４は、
ローカルバスｅ３１３を主プロセッサ部３４．副プロセ
ッサ部３２．副プロセッサ部３３が使用するためのバス
アクセス競合調停を行う。

システムバス２２とローカルバスｅ３１３は独立した非
同期バスであり、お互いを意識せずにＲＡＭｅ３１２を
自由にアクセスしたい。そこで、ＲＡＭ制御部３１１２
では、先着順にＲＡ　Ｍ　ｅ３１２へのアクセス権を認
め、片方のバスがＲＡＭ　ｅ　３１２をアクセス中のと
き他方のバスからのアクセスを待たせるようにする。

次に、第６図を用いてシステムプロセッサ部２３から主
プロセッサ部３４への動作指示を、送信を例に説明する
。システムプロセッサ部２３のＣＰＵ２は、ＲＡＭｅ３
１２に送信データを設定し起動レジスタ３１１６に送信
指示動作情報を設定した後、起動フラグ３１工５をセッ
トする。これにより、ローカルバスｅ３１３を介して主
プロセッサ部３４のＣＰＵａ３４１に割り込みが発生す
る。ＣＰＵａ３４１ではこの割り込みによりＣＰＵ２か
ら動作起動がかかったことを知る。その後、ＣＰＵａ３
４１は起動レジスタ３１１６の内容をＲＡＭａ３４３内
に退避し、起動フラグ３１１５をリセットした後、動作
指示内容にしたがってデータ送信を開始する。起動フラ
グ３１１５はＣＰＵ２から読み出し可能であり、ＣＰＵ
２は起動フラグ３１１５がリセットされたことで、主プ
ロセッサ部３４が次の動作指示を受は入れ可能であるこ
とを知る。

これは、主プロセッサ部３４がＣＰＵ２からの動作指示
を、紛失することなく連続的に受は入れることを可能に
するためのインタフェースである。

また、該処理は、データ通信とは非同期に、割り込み処
理として速やかに実行される。

次に受信動作について説明する。ＣＰＵａ３４１はＬＡ
ＰＤ処理部３５に対し受信したデータをＲＡＭ　ｅ　３
１２の方に格納することを指示する。ＬＡＰＤ処理部３
５はＣＰＵａ３４１の指示にしたがってデータを受信し
、受信動作を終結すると、ＣＰＵａ３４１に割り込みで
受信があったことを知らせる。ＣＰＵａ　３４１はＬＡ
ＰＤ処理部３５の終結状態を見にいき、受信が正常に行
われていたことを確認すると、受信報告情報を報告レジ
スタ３王１７に設定し報告フラグ３１１８をセットする
。これによりＣＰＵ２へ割り込みが発生し、ＣＰＵ２は
、情報レジスタ３１１７の報告情報を読み取り報告フラ
グ３１１８をリセットする。ＣＰＵａ３４１は報告フラ
グ３１１８がリセットされたことで、次の主プロセッサ
部３４からの報告をＣＰＵ２が受は入れ可能であること
を知る。

これは、ＣＰＵ２がＣＰＵａ　３４１からの報告を、紛
失することなく連続的に受は入れることを可能にするた
めのインタフェースである。

起動レジスタ３１１６はＣＰＵ２から読みだし／書き込
み可能なレジスタ、報告レジスタ３１１７はＣＰＵａ３
４１から読みだし／書き込み可能なレジスタである。い
ずれも、読み出しを可能にしているのは、レジスタの故
障チエツクを書き込み側のＣＰＵで行うためである。

次にローカルバスｅ競合調停部３１１４の動作概要を説
明する。バス使用要求信号（ＲＥＱ）と使用許可信号（
ＡＣＫ）は、主プロセッサ部３４゜副プロセッサ部３２
．副プロセッサ部３３がローカルバスｅ３１３の使用を
要求する信号とそれに対して使用を許可する信号である
。（ＡＤＲ）はＬＭ／＜イト空間を表す２０本のアドレ
ス信号、（ＤＡＴＡ）は８ビツトからなるデータ信号、
（ＡＥ）は（ＡＤＲ）が有効になったことを知らせるア
ドレスイネーブル信号、（Ｒ／Ｗ）は読みだし／書き込
みの方向を表すリードライト信号、（ＲＤＹ）は（ＤＡ
ＴＡ）が有効になったことを知らせるレディ信号であり
、これらの信号は、主プロセッサ部３４．副プロセッサ
部３２．副プロセッサ部３３に共通の信号である。

第７図は、主プロセッサ部３４がＲＡ　Ｍ　ｅ３１２を
読み出す場合、書き込む場合のタイムチャートの例を示
す。主プロセッサ部３４からローカルバスｅ３１３の使
用要求信号（ＲＥＱａ）をオンにすると、ローカルバス
Ｃ競合調停部３１１４では、バスの使用状況を調べ、ロ
ーカルバスｅ３１３が使用中の場合は使用終了を待った
後、使用許可信号（ＡＣＫａ）をオンにして主プロセッ
サ部３４にバス使用権を与える。主プロセッサ部３４で
は、（Ａ　ＣＫ’ａ　）がオンになると、（Ｒ／Ｗ）信
号を読みだし方向にセットし、読み出すＲＡ　Ｍ　ｅ　
３１２のアドレスを（ＡＤＲ）に出力して（ＡＥ）をオ
ンにする。ローカルバスｅ制御部３１１３は、ローカル
バスｅ３１３の（ＡＤＲ）により、コントローラｅ３１
工またはＲＡＭｅ３１２がアクセスされたか否かを常時
監視している。いま、（ＡＥ）、（ＡＤＲ）と（Ｒ／Ｗ
）によりＲＡＭｅ３１２に読みだし要求があったことが
分かると、ローカルバスｅ制御部３１１３では、ＲＡ　
Ｍ　ｅ制御部３１１２にＲＡＭｅ３１２のデータ読み出
しを指示する。データが読み出されると、ローカルバス
ｅ制御部３１１３では、これを（ＤＡＴＡ）信号に出力
するとともに、（ＲＤＹ）信号をあらかじめ決められた
期間オンにする。

主プロセッサ部３４では、（ＲＤＹ）信号がオンになっ
たタイミングで（ＤＡＴＡ）からデータを取り出すこと
になる。終結の方法は、ローカルバスｅ競合調停部３１
１４が（ＲＤＹ）がオンからオフになるのをみて（ＡＣ
Ｋａ）をオフにし、これにより、主プロセッサ部３４で
は、（ＲＥ　Ｑ　ａ　）。

（Ｒ／Ｗ）、（ＡＤＲ）、（ＡＥ）を直ちにオフする。

（ＤＡＴＡ）は（ＲＤＹ）がオフになったタイミングで
オフになる。（ＲＤＹ）がオフになった後、規定時間後
にローカルバスｅ３１３は開放され、次の使用要求を受
は付けることができるようになる。

主プロセッサ部３４からＲＡ　Ｍ　ｅ　３１２にデータ
を書き込む方法も同様の手順となる。主プロセッサ部３
４からローカルバスｅ３１３の使用要求信号（ＲＥＱａ
）をオンにすると、ローカルバスｅ競合調停部３１１４
では、バスの使用状況を調べ、ローカルバスｅ３１３が
使用中の場合は使用終了を待った後、使用許可信号（Ａ
ＣＫａ）をオンにして主プロセッサ部３４にバス使用権
を与える。主プロセッサ部３４では、（ＡＣＫａ）がオ
ゝ（３５ ンになると、（Ｒ／Ｗ）信号を書き込み方向にセットし
、書き込むＲＡ　Ｍ　ｅ　３１２のアドレスデータを（
ＡＤＲ）、（ＤＡＴＡ）に出力し、（Ａ　Ｅ　）をオン
にする。ローカルバスｅ制御部３１１３は、ローカルバ
スｅ３１３の（ＡＤＲ）により、コントローラｅ３１１
またはＲＡＭｅ３１２がアクセスされたか否かを常時監
視している。いま、（ＡＥ）。

（ＡＤＨ）と（Ｒ／Ｗ）によりＲＡＭｅ３１２に書き込
み要求があったことが分かると、ローカルバスｅ制御部
３１１３では、ＲＡ　Ｍ　ｅ制御部３１１２にＲＡＭｅ
３工２へのデータ書き込みを指示する。ローカルバスｅ
制御部３１１３では、データ書き込んでいる間（ＲＤＹ
）信号をオンにする。終結の方法は、ローカルバスｅ競
合調停部３１１４が（ＲＤＹ）がオンからオフになるの
をみて（ＡＣＫａ）をオフにし、これにより、主プロセ
ッサ部３４では、（ＲＥＱａ）、（Ｒ／Ｗ）。

（ＡＤＲ）、（ＡＥ）を直ちにオフにする。（ＤＡＴＡ
）は（ＲＤＹ）がオフになったタイミングでオフになる
。（ＲＤＹ）がオフになった後、規定時間にローカルバ
スｅ３１３は開放され、次の使用要求を受は付けること
ができるようになる。

第６図のコントローラｅ３１１には、アダプタ識別機能
、ＲＡＭｅ３１２位置指定機能およびスロット識別機能
がある。

アダプタ識別機能とは、１台のワークステーションに同
一のアダプタを複数枚搭載したり、異なるアダプタと混
合させて使うことができるようにしたものである。アダ
プタ自身には、あらかじめ識別コードを割当てておき、
これをシステムプロセッサ部２３から読むことができる
ようにする。

第６図において、コントローラｅ３１１を通信アダプタ
３に実装すると、アダプタボードからアダプタＩＤ信号
３１１９がコン１−ローラｅ３１１に入力される。ＣＰ
Ｕ２がシステムバス２２を通してアダプタＩＤの読みだ
し要求を行うと、システムバス制御部３１工１ではこの
アダプタＩＤ３１１９信号をそのままＣＰＵ２に送る。

本実施例ではアダプタＩＤを、例えば、２進の”１０１
１”を用いるものとする。

ＲＡ　Ｍ　ｅ位置指定機能は、通信アダプタに設けたＲ
ＡＭｅ３１２がシステムプロセッサ部２３からみえるア
ドレスをダイナミックにロケーションできるようにした
ものである。第６図のシステムバス制御部３１１１の中
にＲＡ　Ｍ　ｅポインタを持つ。ＲＡ　Ｍ　ｅポインタ
はシステムバス２２から見たＲＡＭｅ３１２の先頭位置
を表すレジスタで、システムプロセッサ部２３から最初
に設定される。

設定以降、システムバス制御部３１１１では、システム
バス２２のアドレスとＲＡ　Ｍ　ｅポインタを比較し、
該当しているときにＲＡ　Ｍ　ｅ制御部３１１２に対し
てＲＡＭｅ３１２への読みだし／書き込み要求を行う。

スロット識別機能は、１台のワークステーションに用意
されている複数のスロットに対し、スロットには無関係
に通信アダプタ３を挿入できるようにしたものである。

第６図で、各スロットにはシステムバス２２の信号の他
にユニークなスロソ１〜番号２２１が設けられている。

システムバス制御部３１１１では、このスロッ１一番号
２２１を入力し、その番号に応じてシステムプロセッサ
部２３から見た各種レジスタのアドレスを変える。

システムプロセッサ部２３から見えるレジスタには、ア
ダプタＩＤやＲＡ　Ｍ　ｅポインタ、第６図の起動フラ
グ３１１５．起動レジスタ３１１６．報告レジスタ３１
１７．報告フラグ３１１８がある。

これらは、例えば、第８図に示すように、１６Ｍバイト
のメモリ空間を持つシステムバス２２に対してスロット
番号Ｏは１６進で”Ｆ３００００−Ｆ　３１　Ｆ　Ｆ　
Ｆ　”を割り付け、以降８にバイトごとに割り付ける。

第９図は、第１図のコントローラｂ３２４の構成を示す
ブロック図である。コントローラｂ３２４は、ローカル
バスｅ　３１３’！＆制御するローカルバス制御部３２
４１．ローカルバスｂ３２５を制御するローカルバスｂ
制御部３２４７．起動フラグ３２４３．起動レジスタ３
２４４．報告フラグ３２４６．報告レジスタ３２４５及
びアドレス変換部３２４２からなる。起動フラグ３２４
３゜起動レジスタ３２４４は、主プロセッサ部３４か９ ら副プロセッサ部３２への動作指示の有無を示すフラグ
、動作指示情報を格納するレジスタであり、報告フラグ
３２４６．報告レジスタ３２４５は、副プロセッサ部３
２から主プロセッサ部３４への報告を示すフラグ、報告
情報を格納するレジスタである。

アドレス変換部３２４２は、ＲＡＭｂ３２２をローカル
バスｅ３１３からアクセスするとき、第５図に示したロ
ーカルバスｂ３２５へのアドレス変換を行う。ローカル
バスｅ３１３からローカルバス３２５へのアクセスしか
許していないため、矢印は片方向となる。

次に、第９図を用いて主プロセッサ部３４から副プロセ
ッサ部３２への動作指示を、送信を例に説明する。主プ
ロセッサ部３４のＣＰＵａ３４１は、ＲＡＭｅ３１２に
送信データを設定し起動レジスタ３２４４に送信指示動
作情報を設定した後、起動フラグ３２４３をセットする
。これにより、ローカルバスｂ３２５を介して副プロセ
ッサ部３２のＣＰＵｂ３２１に割り込みが発生する。

パｉ・ ＣＰＵｂ３２１ではこの割り込みによりＣＰＵａ３４１
から動作起動がかかったことを知る。その後、ＣＰＵｂ
３２１は起動レジスタ３２４４の内容をＲＡＭｂ３２２
内に退避し、起動フラグ３２４３をリセットした後、動
作指示内容にしたがってデータ送信を開始する。起動フ
ラグ３２４３はＣＰ　Ｕ　ａ　３４１から読み出し可能
であり、ＣＰＵａ３４１は起動フラグ３２４３がリセッ
トされたことで、副プロセッサ部３２が次の動作指示を
受は入れ可能であることを知る。

これは、副プロセッサ部３２がＣＰＵａ３４１からの動
作指示を、紛失することなく連続的に受は入れることを
可能にするためのインタフェースである。

また、該処理は、データ通信とは非同期に、割り込み処
理として速やかに実行される。

次に受信動作について説明する。ＣＰＵｂ３２１はシリ
アルコントローラｂ３２３に対し受信したデータをＲＡ
Ｍｅ３１２の方に格納することを指示する。シリアルコ
ン１−ローラｂ３２３は＼ °４２゜ ＣＰＵｂ３２１の指示にしたがってデータを受信し受信
動作を終結すると、ＣＰＵｂ３２１に受信があったこと
を割り込みで知らせる。ＣＰＵｂ３２１はシリアルコン
トローラｂ３２３の終結状態を見にいき受信が正常に行
われていたことを確認すると、受信報告情報を報告レジ
スタ３２４５に設定し報告フラグ３２４６をセットする
。これによりＣＰＵａ３４１へ割り込みが発生し、ＣＰ
Ｕ　ａ　３４１は、報告レジスタ３２４５の報告情報を
読み取り、報告フラグ３２４６をリセットする。

ＣＰＵｂ３２１は報告フラグ３２４６がリセットされた
ことで、次の副プロセッサ部３２からの報告をＣＰＵａ
３４１が受は入れ可能であることを知る。

これは、ＣＰＵａ３４１がＣＰＵｂ３２１からの報告を
、紛失することなく連続的に受は入れることを可能にす
るためのインタフェースである。

起動レジスタ３２４４はＣＰＵａ　３４１から読みだし
／書き込み可能なレジスタ、報告レジスタ３２４５はＣ
ＰＵｂ３２１から読みだし／書き込み可能なレジスタで
ある。いずれも、読み出しを可能にしているのは、レジ
スタの故障チエツクを書き込み側のＣＰＵで行うためで
ある。

信号３２４８はコントローラｂ３２４とコントローラＣ
３３４を識別するためのコン１〜ローラＩＤである。コ
ントローラｂ３２４とコントローラ３３４は同一回路で
あり、コン１〜ローラＩＤ３２４８により２つを識別す
る。ローカルバスＣ制御部３２４１では、コン１−ロー
ラＩＤ３２４８を使ってローカルバスＣ３１３から副プ
ロセッサ部３２に書き込み／読みだし要求ができたかど
うかを判断する。アドレス変換部３２４２では、コント
ローラＩＤ３２４８を使って第５図のようなアドレス変
換を行う。なお、コントローラＩＤ３２４８は、ローカ
ルバスｂ制御部３２４７を通して副プロセッサ部３２の
プログラムで読むこともできる。

第１０図は、第１図のコントローラＣ３３４の構成を示
すブロック図である。コントローラＣ３３４は、ローカ
ルバスＣ３１３を制御するローカルバスｅ制御部３３４
１．ローカルバスＣ３３５を制御するローカルバスＣ制
御部３３４７゜起動フラグ３３４３．起動レジスタ３３
４４．報告フラグ３３４６．報告レジスタ３３４５．ア
ドレス変換部３３４２からなる。起動フラグ３３４３゜
起動レジスタ３３４４は、主プロセッサ部３４から副プ
ロセッサ部３３への動作指示の有無を示すフラグ、動作
指示情報を格納するレジスタであり、報告フラグ３３４
６．報告レジスタ３３４５は、副プロセッサ部３３から
主プロセッサ部３４への報告を示すフラグ、報告情報を
格納するレジスタである。

アドレス変換部３３４２は、ＲＡＭｃ３３２をローカル
バスＣ３１３からアクセスするとき、第５図に示したロ
ーカルバスＣ３３５へのアドレス変換を行う。ローカル
バスＣ３１３からローカルバスＣ３３５へのアクセスし
か許していないため、矢印は片方向となる。

次に、第１０図を用いて主プロセッサ部３４から副プロ
セッサ部３３への動作指示を、送信を例に説明する。主
プロセッサ部３４のＣＰ　Ｕ　ａ３４１は、ＲＡＭｅ３
１２に送信データを設定し起動レジスタ３３４４に送信
指示動作情報を設定した後、起動フラグ３３４３をセッ
トする。これにより、ローカルバスＣ３３５を介して副
プロセッサ部３３のＣＰ　Ｕ　ｃ　３３１に割り込みが
発生する。ＣＰＵｃ３３１ではこの割り込みによりＣＰ
Ｕ　ａ　３４１から動作起動がかかったことを知る。

その後、ＣＰＵｃ３３１は起動レジスタ３３４４の内容
をＲＡＭｃ３３２内に退避し、起動フラグ３３４３をリ
セットした後、動作指示内容にしたがってデータ送信を
開始する。起動フラグ３３４３はＣＰＵａ３４１から読
み出し可能であり、ＣＰＵａ３４１は起動フラグ３３４
３がリセットされたことで、副プロセッサ部３３が次の
動作指示を受は入れ可能であることを知る。

これは、副プロセッサ部３３がＣＰＵａ　３４１からの
動作指示を、紛失することなく連続的に受は入れること
を可能にするためのインタフェースである。

°４５　。

また、該処理は、データ通信とは非同期に、割り込み処
理として速やかに実行される。

次に受信動作について説明する。ＣＰＵｃ３３１はシリ
アルコントローラｃ３３３に対し受信したデータをＲＡ
Ｍｅ３１２の方に格納することを指示する。シリアルコ
ントローラｃ３３３はＣＰＵｃ　３３１の指示にしたが
ってデータを受信し受信動作を終結すると、ＣＰＵｃ３
３１に受信があったことを割り込みで知らせる。ＣＰ　
Ｕ　ｃ３３１はシリアルコントローラｃ３３３の終結状
態を見にいき受信が正常に行われていたことを確認する
と、受信報告情報を報告レジスタ３３４５に設定し報告
フラグ３３４６をセットする。これによりＣＰＵａ　３
４１へ割り込みが発生し、ＣＰＵ　ａ　３４１は、報告
レジスタ３３４５の報告情報を読み取り、報告フラグ３
３４６をリセットするＣＰＵｃ３３１は報告フラグ３３
４６がリセットされたことで、次の副プロセッサ部３３
からの報告をＣＰＵａ３４１が受は入れ可能であること
を知る。

これは、ＣＰＵａ３４１がＣＰＵｃ３３１からの報告を
、紛失することなく連続的に受は入れることを可能にす
るためのインタフェースである。

起動レジスタ３３４４はＣＰＵａ３４１から読みだし／
書き込み可能なレジスタ、報告レジスタ３３４５はＣＰ
Ｕｃ３３１から読みだし／書き込み可能なレジスタであ
る。いずれも、読み出しを可能にしているのは、レジス
タの故障チエツクを書き込み側のＣＰＵで行うためであ
る。

信号３３４８はコントローラｂ３２４とコントローラｃ
３３４を識別するためのコントローラＩＤである。コン
トローラｂ３２４とコン１−ローラ３３４は同一回路で
あり、コントローラＩＤ３３４８により２つを識別する
。ローカルバスＣ制御部３３４１では、コン１〜ローラ
ＩＤ３３４８を使ってローカルバスｅ３１３から副プロ
セッサ部３３に書き込み／読みだし要求がきたがどうか
を判断する。アドレス変換部３３４２では、コントロー
ラＩＤ３３４８を使って第５図のようなアドレス変換を
行う。なお、コントローラより３３４８は、ローカルバ
スＣ制御部３３を通して副プロセッサ部３３のプログラ
ムで読むことができる。

第１１図は、第１図のコン１−ローラミ３４４の構成を
示すブロック図である。コントローラミ３４４は、ロー
カルバスｅ３１３を制御するローカルバスｅ制御部３４
４１．ローカルバスａ３４５を制御するローカルバスＣ
制御部３４４３゜アドレス変換部３４４２．割り込み制
御部３４４４からなる。アドレス変換部３４４２は、Ｃ
Ｐ　Ｕ　ａ３４１がコントローラｅ３１１．ＲＡＭｃ３
３２゜コントローラｃ　３３４　、　ＲＡ　Ｍ　ｂ　３
２２　、コントローラｂ３２４をアクセスするとき、第
５図に示したローカルバスｅ３１３へのアドレス変換を
行う。ＣＰＵａ３４１からの単方向アクセスとなるため
、矢印は片方向となる。割り込み制御部３４４４は、コ
ントローラｅ３１１内の起動フラグ３１１５からの割り
込み信号ＩＮＴ８１コントローラｂ３２４内の起動フラ
グ３２４３からの割り込み信号ｌＮＴｂ、コントローラ
ｃ３３４内の起動フラグ３３４３からの割り込み信号Ｉ
　Ｎ　Ｔ　ｃ　。

ＣＰ　Ｕ　ｄ　３５１からの送受（ｉｍ終７割り込み信
号、回線ドライバ３７からの異゛１；り通知割り込み信
号、ＣＰ　Ｕ　ａ３４１が内）既するＤ　Ｍ　Ａ　＋Ｃ
す御ンｆｆｌ＋からのＡＤＰＣＭ終了割り込み信号の６
つの割り込みを制御する。割り込み信号の中のＡＤＰＣ
Ｍ終了割り込みは音声の登録・再生に用いるもので、Ｃ
ＰＵａ３４１内蔵のＤＭＡ制御部とＡＤＰＣＭ３６１を
組合せて使う。ＣＰＵａ３４１は４７録・再生時間をパ
イ１〜数でＤＭＡ制御部に設定し、ＤＭＡ制御部とＡＤ
ＰＣＭ３６１に起動をかける。ＤＭＡ制御部は、録音の
時にはＡＤＰＣＭ３６１からの圧縮音声をＲＡＭｅ３１
２に転送し、再生の時にはＲＡＭｅ３１２にある圧縮音
声をＡＤＰＣＭ３６１に転送する。いずれの場合も転送
が終了した時点でＣＰＵａ３４１にＡＤＰＣＭ終了割り
込み信号を発生する。このようにすればプログラムを介
することなく自動的に音声の入出力を行うことができる
。

６つの割り込み信号は割り込み制御部３４４４°４９　
。

０ で論理和され、いずれかの信号がオンになったとき、ロ
ーカルバスミ３４５を介してＣＰ　Ｕ　ａ３４１に割り
込みを発生する。割り込みを受けたＣＰＵａ３４１では
、ローカルバスａ制御部３４４３を通して割り込み制御
部３４４４から割り込み要因を読みだし、発生した割り
込みに対する処理を行う。複数の割り込みが同時に発生
したときは、ＣＰ　Ｕ　ａ　３４↓でプライオリティを
付け、プライオリティの低い割り込みに対して、割り込
み制御部３４４４のマスクレジスタにより割り込みをマ
スクして待たせるようにする。

彫工２図は、第１図の回線切替回路３６２の構成を示す
ブロック図である。回線切替回路３６２は、レジスタ３
６２１．Ｂｌチャネル選択回路３６２２、Ｂ２チャネル
選択回路３６２３からなる。レジスタ３６２１は、Ｂ１
チャネル、Ｂ２チャネル切替情報を記憶するレジスタで
、ローカルバスミ３４５を介してＣＰＵａ３４１からセ
ットされる。レジスタ３６２１は８ビツトのレジスタで
、レジスタ情報は４ビツトずつに分けてＢ１チャネル選
択回路３６２２．Ｂ２チャネル選択回路３６２３に入力
される。Ｂ１チャネル選択回路３６２２では、回線ドラ
イバ３７で分離されたＢ１チャネル３７３を、レジスタ
３６２１の内容にしたがって、シリアルコントローラＣ
３３の回線３２６．シリアルコントローラＣ３３３の回
線３３６、Ｃ０ＤＥＣ３６３，ＡＤＰＣＭ３６１のいず
れかまたは複数に接続する。Ｂ２チャネル選択回路３６
２３でも同様に、回線ドライバ３７で分離されたＢ２チ
ャネル３７４を、レジスタ３６２１の内容にしたがって
、回線３２７１回線３３７、ＧＯＤＥＣ３６３，ＡＤＰ
ＣＭ３６１のいずれかまたは複数に接続する。Ｂ１チャ
ネル選択回路３６２２で接続された回線とＢ２チャネル
選択回路３６２３で接続された回線はそれぞれ論理和さ
れる。Ｂ１またはＢ２チャネルはハンドセット３６５に
つなぐと同時にＲＡＭｅ３１２にも録音することができ
る。この場合、レジスタ３６２工は２進で”１１０００
０００”または”００００１１００”　をセットすれば
よい。ハンドセｙ　ｌ−３６５とＲＡＭｅ３１２でロー
カルに録音・再生を行う場合は、レジスタ３６２１に、
上記同様に、２進で”１１００００００”または”００
００１１００”をセットするとともに、回線ドライバ３
７にＢｌチャネル３７３またはＢ２チャネル３７４をオ
ープンにしてｌ５ＤＮ回線３７１と切り離すように指示
すればよい。

第１９図は、第１図の速度整合部３８の構成を示すブロ
ック図である。速度整合部３８はＲＯＭ３８１と整合処
理部３８８で構成され、整合処理部３８８は、ＲＯＭア
クセス制御部３８２．上位インタフェース制御部３８３
２回線３３７と回線３３６の速度整合を行う送信速度変
換部Ａ３８４と受信速度変換部Ａ３８５．回線３２７と
回線３２６の速度整合を行う送信速度変換部Ｂ５８６と
受信速度変換部Ｂ５８７からなる。ここで本通信アダプ
タからｌ５ＤＮ方向にデータが流れることを送信、逆方
向を受信と呼ぶことにする。

つぎに第Ｉ９図の速度整合方法の概要を説明する。速度
整合はＣＣｌ　’ｒＴ勧告１．４６３．Ｉ。

４６１で規定された速度整合仕様に準拠した変換手順で
行う。速度整合の対象になるのはＢ１チャネル、Ｂ２チ
ャネルの送受信データであり、それぞれ独立に速度変換
を行う。変換速度には６００ｂｐｓ、　１２００ｂｐｓ
・・・・・・があり、第１図の主プロセッサ部３４から
ローカルバスミ３４５を介して各速度変換部３８４〜３
８７に指示される。速度変換は変換１．変換２の２段階
で行う。但し、３２Ｋ　ｂｐｓ以上では変換１は行わな
い。変換１では■ＳＤＮの６４．Ｋｂｐｓシリアルテー
タと中間速度データの変換を行う。中間速度データの転
送速度は、最終的に整合され副プロセッサ部３２．３３
のデータとなる速度整合シリアルデータの整合速度によ
って決まる。例えば、整合速度すなわち変換速度が４８
００ｂｐｓの場合は中間速度は８Ｋｂｐｓになる。これ
は６４Ｋｂｐｓのｌ５ＤＮシリアルデータを１７８　に
間引くことによって実現する。変換２では変換１で変換
された中間速度データと速度整合シリアルデータの変換
を行う。変換はＲＯＭ３８１に記憶されている変換フォ
ーマットにした３ がう。変換フォーマットは整合速度毎に異なり、例えば
４−８００ｂｐｓの場合、第２０図のようになる。中間
速度データをオクテツト番号Ｏのビット番号１からオク
テツト番号Ｏビット番号２・・・・オクテツト番号Ｏビ
ット番号８・・・・・・オクテツト番号９ビット番号８
の順に並べ、この８０ビツトを１フレームとして変換を
行う。第２０図に示すフレーム構造の中で、オクテツト
番号Ｏ（ビット値がすべてＯ）とオクテツト番号１〜９
のビット番号１（ビット値が１）の１７ビツトはフレー
ム同期用ビットで、第２０図のようなビットパターンに
なったときにフレームと認識する。第２０図のＥ１〜Ｅ
７ビツ１へは整合速度を確認するためのビットである。

例えば４８００ｂｐｓの場合、Ｅ工から”０１１１１１
　”　　となる。第２０図のＤビットは速度整合された
シリアルデータで、Ｉ）ｘｔＩ）ａ・・・・・Ｄ４８の
順に出力される。すなわち、ｌ５ＤＮの伝送速度が６４
　Ｋｂｐｓであるのに対し中間速度で１／８の８Ｋｂｐ
ｓに減速され、これが１フレーム８ｏビツトの中から　
Ｄ□〜Ｄ４８の４８ビツトに間引かれて最終的に４８０
０ｂｐｓの速度になる。第２０図のＳビットとＸビット
の８ビツトは回線制御情報を伝送するために使用するス
テータスビットである。例えばＣＣＩＴＴ勧告■、２４
インタフエースを持つ端末を相手に通信する場合、８１
ビツトは、送信に対しては■、２４回路１０７であるデ
ータセットレディ信号になり、受信に対しては■、２４
回路１０８のデータ端末レディ信号となる。このステー
タスビットは速度整合シリアルデータと一緒に副プロセ
ッサ部３２及び３３で処理することもできるが、ここで
は通信アダプタ３を統括制御している主プロセッサ部３
４で処理を行う。Ｂｌチャネル、Ｂ２チャネルの送信ス
テータスビットはいずれも主プロセッサ部３４からロー
カルバスミ３４５を介して速度整合部３８に送られ、速
度整合部３８が受信したＢｌチャネル。

Ｂ２チャネルの受信ステータスビットは、逆に、ローカ
ルバスミ３４５を介して主プロセッサ部３４に送られる
。

つぎに速度整合の具体的な方法について第１９図を用い
て説明する。

２つの送信速度変換部３８４と３８６は同じ構成をとり
、２つの受信速度変換部３８５と３８７も同じ構成をと
る。また、送信速度変換部と受信速度変換部とはデータ
の方向が逆になっているだけで変換方法は同じである。

ここでは受信速度変換部Ａ３８５を代表して説明する。

受信速度変換部Ａ３８５には速度レジスタ、ステータス
レジスタ、第１変換部、第２変換部、ＲＯＭアドレス生
成部がある。速度レジスタは変換速度を記憶するレジス
タで主プロセッサ部３４が上位インタフェース制御部３
８３を介して速度値を設定する。ステータスレジスタは
受信フレームから取出したステータスビットを記憶する
レジスタで、この値は必要に応じて上位インタフェース
制御部３８３を介して主プロセッサ部３４に報告される
。彫工変換部は回線３３７からの受信信号を速度レジス
タの値に応して間引きながら中間速度データをつくり、
これを第２変換部に出力する。第２変換部では中間デー
タから速度レジスタの値に応じてフレームを作り出し、
フレーム内の各ビットをＲＯＭ３８１の内容にしたがっ
て処理するために、オクテツト番号、ビット番号を順次
ＲＯＭアドレス生成部に送る。ＲＯＭアドレス生成部で
は速度レジスタから速度情報と第２変換部からのオフテ
ラ１−番号、ビット番号によってＲＯＭのアドレスを決
定しこれをＲＯＭアクセス制御部３８２に送る。

ＲＯＭアクセス制御部３８２ではこのＲＯＭアドレス位
置の情報をＲＯＭ３８１から読み出す。読み出されたＲ
ＯＭ情報は、ＲＯＭアドレス生成部を通して第２変換部
に渡される。第２変換部は、ＲＯＭ情報にしたがってス
テータスビットをステータスレジスタに、データピッ１
−を回線３３６に出力する。

第１９図の上位インタフェース制御部３８３はローカル
バスミ３４５を通して主プロセッサ部３４と各速度変換
部３８４〜３８７との間のデータの受は渡しを制御する
。主プロセッサ部３４からのデータとしては速度情報と
受信ステータス情報があり、主プロセッサ部３４から必
要に応じて°５８　。

速度情報を４つの速度変換部３８４〜３８７の速度レジ
スタのいずれかに、送信ステータス情報を送信速度変換
部Ａ３８４．Ｂ５８６のステータスレジスタのいずれか
に送る。主プロセッサ部３４へのデータとしては受信ス
テータス情報があり、主プロセッサ部３４が必要に応じ
て受信速度変換部Ａ３８５．Ｂ５８７のステータスレジ
スタのいずれかから読み出す。

ＲＯＭアクセス制御部３８２は４つの速度変換部３８４
〜３８７からの要求に応じてＲＯＭの読み出しを行う。

回線３３７の送信信号と受信信号および回線３２７の送
信信号と受信信号はすべて６４Ｋｂｐｓのビットタイミ
ングで同期化されており、４つの速度変換部もこのビッ
トタイミングで動作する。したがって速度変換部からＲ
ＯＭアクセス部３８２へのＲＯＭアクセス要求も同時に
起きる。

一方、ＲＯＭの読み出し位置は４つの速度変換部３８４
〜３８７でそれぞれ異なる。そこでＲＯＭアクセス制御
部では、時分割でＲＯＭ３８１を読み出し、４つのＲＯ
Ｍデータが揃ったところで速度変換部に送る。

ＲＯＭ３８１は第１９図に示したフレーム構造における
各ビットの処理内容を記憶しておくものである。第２１
図にＲＯＭ内容の１例を示す。

ＲＯＭは２にバイトの容量を持ち、これを４つの速度変
換部用に分け、さらに変換速度によって４分割する。こ
の単位領域が１フレーム構造データとなる。１つの領域
に２つ以上の変換速度が書かれているのは中間速度が異
なるだけでフレームは同一構造をとるためである。工つ
の領域の中は１６オクテツト分×８ビット分の容量があ
る。データは１バイトを単位とし１バイトでエビットの
処理内容を記述する。例えば送信データに対しては■速
度整合データ、■送信ステータスデータ。

■ｒｈｏ”またはＩＩ　１７＋の固定データのいずれか
を。

受信データに対しては■速度整合データ、■受信ステー
タスデータのいずれかを選択して記述する。

以上説明したように、ＲＯＭを用いて速度変換を行うた
め、ＲＯＭを変換するだけでフレーム構造を簡単に変更
することができる。また、第２１図の例では各速度変換
部毎に変換規則データを持たせたが、変換速度に対応し
てデータを１つにすることも可能で、このようにすれば
ＲＯＭの容量を小さく押えることができる。

また、受信速度変換部において第２０図のようなフレー
ム構造を作ったあとＥピントを判定することにより受信
データの伝送速度を知ることができる。この認識した伝
送速度で速度変換部を動作させれば主プロセッサ部３４
からの指示がなくても速度整合を自動で行うことも可能
になる。

第１３図は、第１図の通信アダプタ３の実装の例を示す
図である。通信アダプタ３は３３５　ｎｍ＋　Ｘ１００
＋ｎｍのサイズのボード５０に収めである。図中のＸｔ
ａｌｌは１９．６６０８Ｍ　Ｈｚの水晶発信器であり、
コントローラｅ３１１で波形整形してＣＰ　Ｕ　ａ　３
４１　、　ＣＰ　Ｕ　ｂ　３２１　、　ＣＰ　Ｕ　、ｃ
　３３１の３つのＣＰＵに出力する。Ｘｔａ１２は１６
゜３８４Ｍ）Ｉｚの水晶発信器であり、コントローラミ
３４４で波形整形し、２分周して、８．１９２−＼ °６１　。

Ｍ　ＨｚのクロックをＡＤＰＣＭ３６１とＣＰＵｄ３５
１に出力する。なお１チツプＣＰＵｄ　３５１は、ＬＡ
ＰＤ処理部３５の回路をすべ′？Ｔ１チップに収めてい
る。Ｘ　ｔ　ａ工３は１２．２８８Ｍ　Ｉｌｚの水晶発
信器であり、回線ドライバ３７に直接接続される。横長
または縦長の長方形部品は回路をドライブするためのモ
ジュールタイプのプルアップ抵抗である。リレーは、通
信アダプタ３が無通電のときに通信アダプタ３からｌ５
ＤＮ回線３７１を切り離すためのものである。２つのパ
ルス１−ランスは、送信信号、受信信号の直流分をカッ
１〜して交流結合させるためのものである。無記名のＩ
Ｃは、システムバス２２とローカルバスｅ３１３のアド
レス信号の一部をＲＡＭ　ｅ　３１２に供給するための
マルチプレクサ回路、ローカルバスｅ３１３とローカル
バスミ３４５のアドレス信号の一部を直結するための回
路である。本通信アダプタ３にはｌ５ＤＮ回線３７１を
接続するための回線コネクタ５２とハンドセット３６５
を接続するためのハンドセットコネクタ５３とワークス
２ チージョン１本体に接続するための本体コネクタ５１が
ある。通（５アダプタ３をワークステーション１の空ス
ロットに挿入すると、本体コネクタにより通信アダプタ
３が電気的、論理的にシステムプロセッサ部２３とつな
がる。

第１４図は通信アダプタ３の立ち上げ時の動作例を示す
フローチャー１−である。通信アダプタ３に電源が入る
と、主プロセッサ部３４のＣＰ　Ｕ　ａ３４１はＲＯＭ
ａ３４２のプログラムをＯ番地から実行する。一方、電
源が投入されるとコントローラｂ３２４．コン１〜ロー
ラｃ３３４はローカルバスｂ３２５．ローカルバスｃ３
３５に対してリセットを発行し続けるため、ＣＰＵｂ３
２１．ＣＰＵｃ３３１はいずれも停止状態にある。ＣＰ
Ｕａ３４１は、ステップＡ１で、ＣＰＵａ　３４１から
アクセスできるメモリベコレジスタをすべて読みだし／
書き込みチエツクを行い、ステップＡ２で、コントロー
ラＣ３３４を通してＣＰＵ２にチエツク結果を報告し、
ステップＡ３で、ＣＰＵ２からの起動を待つ。ＣＰＵ２
からプログラムローディングの動作指示がくると、ＣＰ
　Ｕ　ａ　３４．１は、ステップＡ４で、ＲＡ　Ｍ　ｅ
　３１２からＲＡ　Ｍ　ａ３４３にプログラムをローデ
ィングし、ローディングが終ると、ステップＡ５で、ロ
ーディング終了報告をＣＰＵ２に返してローディングし
たＲＡＭ　ａ　３４３のプログラムにジャンプする。Ｒ
ＡＭａ３４３のプログラムでは、ステップＡ６で、ＣＰ
Ｕａ　３４１への割り込みを受付可能状態にし、ステッ
プＡ７で、割り込み持ち状態となる。

第１５図（、）はＣＰ　Ｕ　２からの割り込み処理フロ
ーチャートである。ＣＰＵ２からＣＰＴＪａ３４王の起
動はすべて割り込みＩ　Ｎ　Ｔ　ｅで受ける。

ＣＰ　Ｕ　ａ　３４１がＣＰＵ２から”ＣＰＵｂプログ
ラムローディング起動を受けると、ステップ４７で、指
定された通信制御プログラムＡまたはＢをＲＡＭｅ３１
２からＲＡＭｂ３２２に転送し、転送終了後、ステップ
Ｂ２で、コン１−ローラｂ３２４にローカルバスｂ３２
５のリセッ１〜を解除を指示する。これにより、ＣＰＵ
ｂ３２１はＲＡＭｂ３３２のプログラムをＯ番地から実
行する。

ローティングを終了しＣＰＵｂ　３２１を起動すると、
ＣＰ　Ｕ　ａ　３４１は、ステップＢ３で、ＣＰＵ２に
対してプログラムローディングが終了した旨を報告し、
割り込み処理を抜けてもとのステップ４７へ戻り、次の
割り込みを待つ。

ＣＰ　Ｕ　ａ　３４１がＣＰＵ２から”ＣＰＵｃプログ
ラムローディング″起動を受けると、ステップＢ５で、
指示された通信制御プログラムＡまたはＢをＲＡＭ　ｅ
　３１２からＲＡＭｃ３３２に転送し、転送終了後、ス
テップＢ６で、コントローラＣ３３４にローカルバスｃ
３３５のリセットを解除を指示する。これにより、ＣＰ
Ｕｃ３３１はＲＡＭ　ｃ　３３２のプログラムをＯ番地
から実行する。

ローディングを終了しＣＰ　Ｕ　ｃ　３３１を起動する
と、ＣＰ　Ｕ　ａ　３４１は、ステップＢ７で、ＣＰＵ
２に対してプログラムローディングが終了した旨を報告
し、割り込み処理を抜けてもとのステップＡ７へ戻り、
次の割り込みを待つ。

上述したように、副プロセッサ部３２と副プロセッサ部
３３ではＲＡＭ　ｅ　３１２上の通信制御プログラムの
ＡまたはＢのいずれでも実行することができる。第１６
図にローディングの様子を示す。

本実施例においては、通信制御プログラムをＲＡＭ　ｅ
　３１２からＲＡＭｂ３２２またはＲＡ　Ｍ　ａ３３２
にコピーする方法をとっているため、２つの通信制御プ
ログラムＡとＢを２つの副プロセッサ部３２と３３でそ
れぞれ実行させることもてきるし、例えば、１つの通信
制御プログラムＡを２つの副プロセッサ部３２と３３の
両方で実行させることもできる。

ＣＰＵａ３４１がｃｐｕ２から”ＣＩ）　Ｕ　ｂ送信”
起動を受けると、ステップＢ４で、副プロセツサ部３２
に″送信″起動をかけ、割り込み処理を抜けてもとのス
テップＡ７へ戻り、次の割り込みを待つ。送信データは
ＲＡＭｅ３１２のＣＰＵｂ用送信バッファに格納されて
いる。ＣＰＵ２への送信終了報告はｌＮＴｂ割り込み処
理の中で行う。

ＣＰＵａ　３４１がＣＩ）　Ｕ　２から”ＣＰ　Ｕ　ｃ
送信”起動を受けると、ステップＢ８で、副プロセッサ
部３３に′″送信″起動をかけ、割り込み処理を抜けて
もとのステップＡ７へ戻り、次の割り込みを待つ。送信
データはＲＡＭ　ｅ　３１２のＣＰＵｃ用送信バッファ
に格納されている。ＣＰＵ２への送信終了報告はｌＮＴ
ｃ割り込み処理の中で行う。

ＣＰ　Ｕ　ａ　３４１がＣＰＵ２から”呼設定”起動を
受けると、ステップＣ１でＣＣＩＴＴ勧告Ｉ。

４５１にしたがって呼制御処理を行い、ステップＢ１２
で、ＬＡＰＤ処理部３５に″呼設定″起動をかけ、割り
込み処理を抜けてもとのステップＡ７へ戻り、次の割り
込みを待つ。呼設定のための詳細情報は、ＲＡＭｅ３１
２のＣＰＵａ用送信バッファに格納されている。ＣＰＵ
２への呼設定終了報告はＩＮＴｄ割り込み処理の中で行
う。

ＣＰＵａ　３４１がＣＰＵ２からＩＩ　Ｄチャネルパケ
ソ１−送信″起動を受けると、ステップＢ１２で、ＬＡ
ＰＤ処理部３５に”パケット送信”起動をかけ、割り込
み処理を抜けてもとのステップＡ７へ戻り、次の割り込
みを待つ。送信データは、ＲＡＭ　ｅ　３１２のＣＰＵ
ａ用送信バッファに格納されている。ＣＰＵ２へのＤチ
ャネルパケット送信終了報告はＩＮＴｄ割り込み処理の
中で行う。

ＣＰＵａ３４１がＣＰＵ２から″回線ドライバ起動を受
けると、ステップＢ１２で、回線ドライバ３７にｌ５Ｄ
Ｎ回線を活性状態にすることを指示し、ステップＢ１２
で、ＣＩ）　Ｕ　２に回線トライバ起動終了報告を行い
、割り込み処理を抜けてもとのステップＡ７へ戻り、次
の割り込みを待つ。

回線ドライバ３７では、ｌ５ＤＮのレイヤ１プロトコル
にしたがってｌ５ＤＮ回線を使用可能状態にする。

ＣＰ　Ｕ　ａ　３４１がＣＰＵ２から”Ｃ０ＤＥＣ”起
動を受けると、ステップＢ１４で、Ｃ０ＤＥＣ３６３に
動作モードを設定し、ステップＢ１５で、ＣＰＵ２に終
了報告を行い、割り込み処理を抜けてもとのステップＡ
７へ戻り、次の割り込みを待つ。Ｃ０ＤＥＣ３６３への
動作モード情報は、ＲＡ　Ｍ　ｅ　３１２のＣＰ　Ｕ　
ａ用初期設定ブロックに収納されている。

ＣＰ　Ｕ　ａ　３４．１がＣＰＵ２から”ＡＤＰＣＭ”
起動を受けると、ステップＢ１６で、ＡＤＰＣＭ３６１
及びＣＰＵａ　３４１内蔵のＤＭＡ制御部に動作モード
を設定し、割り込み処理を抜けてもとのステップＡ７へ
戻り、次の割り込みを待つ。動作モード情報は、ＣＰＵ
２が起動するときにコン１〜ローラｅ３１１内の起動レ
ジスタ３１１６に格納する。ＣＰＵ２へのＡＤＰＣＭ終
了報告はｃｐＵ　ａ　３４１内蔵のＤＭＡ制御部からの
割り込み処理の中で行う。

ＣＰＵａ３４１がＣＰＵ２から”回線切替″起動を受け
ると、ステップＢ１７で、回線切替回路３６２に切替情
報を設定し、ステップＢ１８で、ＣＰＵ２に終了報告を
行い、割り込み処理を抜けてもとのステップＡ７へ戻り
、次の割り込みを待つ。回線切替情報はＲＡＭｅ３１２
の起動レジスタ３１１６で渡される。

ステップ１３１９．Ｂ２０．Ｂ２１は速度整合部３８に
対する処理であり、ＣＰＵ２からの指示でＣＰ　Ｕ　ａ
　３４１は、ステップＢ１９で変換速度情報を、ステッ
プＢ２０で過信ステータス情報を速度整合部３８に設定
する。設定する情報はＲＡＭｅ３１２の起動レジスタ３
１１６で渡される。ステップＢ２１では速度整合部３８
から受信ステータス情報を読み出して報告レジスタ３１
１７を通してＣＰＵ２に報告する。処理が終わるともと
のステップＡ７へ戻り、次の割り込みを待つ。

第１５図（ｂ）は副プロセッサ部３２からの割り込み処
理フローチャー１・である。

ＣＰ　Ｕ　ａ　３４１がＣＰＵｂ３２１から〃送信完了
”起動を受けると、ステップＣ１で、ＣＰＵ２に送信完
了の旨を報告し、割り込み処理を抜けてもとのステップ
Ａ７へ戻り、次の割り込みを待つ。

ＣＰ　Ｕ　ａ　３４１がＣＰＵｂ３２１から″受信″報
告を受けると、ステップＣ２で、ＣＰＵ２に受信があっ
た旨を報告し、割り込み処理を抜けてもとのステップＡ
７へ戻り、次の割り込みを待つ。

受信データは、ＲＡＭｅ３１２のＣＰＵｂ用受信バッフ
ァに格納されている。データ位置、データ長等の受信詳
細情報は、コントローラｂ３２４の報告レジスタ３２４
５に格納されており、これをコントローラｅ３↓１の報
告レジスタ３１１７にコピーしてＣＰＵ２に通知する。

第１５図（、）は副プロセッサ部３３からの割り込み処
理フローチャートである。

ＣＰＵａ　３４１がＣＰＵｃから″送信完了″起動を受
けると、ステップＦ２で、ＣＰＵ２に送信完了の旨を報
告し、割り込み処理を抜けてもとのステップＡ７へ戻り
、次の割り込みを待つ。

ＣＰＵａ３４１がＣＰ　Ｕ　ｃ　３３１がら″受信″報
告を受けると、ステップＦ２で、ＣＰＵ２に受信があっ
た旨を報告し、割り込み処理を抜けてもとのステップＡ
７へ戻り、次の割り込みを待つ。

受信データは、ＲＡＭｅ３１２のＣＰ　Ｕ　ｃ用受信バ
ッファに格納されている。データ位置、データ長等の受
信詳細情報は、コントローラｃ３３４の報告レジスタ３
３４５に格納されており、これをコントローラｅ３１↓
の報告レジスタ３１１７にコピーしてＣＰＵ２に通知す
る。

第１５図（ｄ）はＬＡＰＤ処理部３５からの割り込み処
理フローチャートである。

ＣＰ　Ｕ　ａ　３４１がＬＡＰＤ処理部３５から師パゲ
ット送信完了”報告を受けると、ステップＦ２で、ＣＰ
Ｕ２にＤチャネルパケット送信完了の旨を報告し、割り
込み処理を抜けてもとのステップＡ７へ戻り、次の割り
込みを待つ。

ＣＰＵａ３４１がＬＡＰＤ処理部３５から”受信”報告
を受けると、ステップＦ２で、ＣＰＵ２に受信があった
旨を報告し、割り込み処理を抜けてもとのステップＡ７
へ戻り、次の割り込みを待つ。受信データは、ＲＡＭ　
ｅ　３１２のＣＰ　Ｕ　ａ用受信バッファに格納されて
いる。データ位置、データ長等の受信詳細情報は、コン
トローラｅ３１１の報告レジスタ３１１７を使ってＣＰ
Ｕ２に通知する。

ＣＰＵａ３４１がＬＡＰＤ処理部３５から２′呼設定完
了”報告を受けると、ステップＦ３で、ＣＰＵ２に呼設
定完了の旨を報告し、割り込み処理を抜けてもとのステ
ップＡ７へ戻り、次の割り込みを待つ・ ＣＰＵａ３４１がＬＡＰＤ処理部３５から″着呼”報告
を受けると、ステップＦ４で、ＣＣＩ　１’Ｔ勧告、１
．４５１にしたがって呼制御処理を行い、ステップＦ５
で、ＣＰＵ２に着呼があった旨を報告し、割り込み処理
を抜けてもとのステップＡ７へ戻り、次の割り込みを待
つ。着呼した詳細情報はＲＡＭ　ｅ　３１２のＣＰ　Ｕ
　ａ用受信バッファに格納されている。

第１５図（ｅ）は回線ドライバ３７からの割り込み処理
フローチャートである。回線ドライバ３７は、ｌ５ＤＮ
回線が非活性状態になったり同期が外わたりした時に割
り込みを発生する。ＣＰＵ　ａ　３４１が回線ドライバ
３７から割り込みを受けると、ステップＦ１で、ＲＡＭ
ｅ３１２の障害ロギングエリアに回線障害内容をロギン
グし、ステップＦ２で、ＣＰＵ２に回線に障害があった
旨を報告し、割り込み処理を抜けてもとのステップＡ７
へ戻り、次の割り込みを待つ。

第１５図（ｆ）はＣＰＵａ３４１内＠　Ｄ　Ｍ　Ａ制御
部からの割り込み処理フローチャートである。

ＣＰＵａ３４１がＣＰＵａ３４１内蔵のＤＭＡ制御部か
ら割り込みを受けると、ステップＦ２で、ＣＰＵ２にＡ
ＤＰＣＭ動作終了した旨を報告し、割り込み処理を抜け
てもとのステップＡ７へ戻り、次の割り込みを待つ。

次に、ＣＰＵｂ３２１．ＣＰＵｃ３３１の動作について
説明する。

ＣＰＵｂ３２１とＣＰ　Ｕ　ｃ　３３１は同一プログラ
ムを実行するものとする。その通信制御プログラムの構
造の例を第１７図に示す。プログラムはＨＤＬＣ−ＢＡ
とＨＤ　Ｌ　Ｃ−Ｕ　Ｎの２つのプロトコルを持ち、ど
ちらか一方を選択して使うことになる。選択には、シス
テムプロセッサ部２３からの指示と、回線からくる受信
フレームで自動的に選択する場合がある。

第１８図に通信制御プログラムの動作フローチャートを
示す。ここでは、ＣＰＵｂ３２１を例に挙げ、また、Ｃ
ＰＵａ３４１からの起動に対しては割り込みを用いずに
フラグセンスで行うものとする。最初に、ステップＩ−
Ｉ　１で、シリアルコントローラｂ３２３を初期化して
受信準備を行い、ステップＩ−Ｉ　２で、ＣＰＵａ３４
１から”プロトコル７］ 選択″′起動があったか否かを調べる。もし起動があれ
ば、ステップＨ３で、指定されたＨＤＬＣ−ＢＡ、ＨＤ
ＬＣ−ＵＮのいずれか一方を選び、ステップＨ４で、Ｃ
ＰＵａ３４１に選択終了報告を返し、ステップＨ５で、
ＢＡ、ＵＮのいずれかに分岐する。ステップＨ５でＢＡ
に分岐すると、ステップＨ６で、ＣＰＵａ　３４１から
”送信”起動があったか否かを調べる。もし起動があっ
た時には、ステップＨ７で、ＨＤ　Ｌ、　Ｃ−Ｂ　Ａに
よる送信処理を行い、ステップＨ８で、ＣＰＵａ３４１
に送信終了報告を行ってステップＨ６に戻る。ステップ
Ｈ６でＣＰ、Ｕａ３４１からの起動が無かったときは、
ステップＨ９で受信状態を調べ、回線からのデータ受信
があったときは、ステップＨ６Ｏで、ＨＤＬＣ−ＢＡに
よる受信処理を行い、ステップＨ１ｌで、ＣＰＵａ３４
１に受信があった旨を報告してステップＨ６に戻る。ス
テップＨ９で受信が無かったときはそのままステップＨ
６に戻る。

第１８図のステップＨ５でＵＮに分岐した場合は、ステ
ップＨ１２からステップＨ１７のフローで送受信処理さ
れるが、制御手順がＨＤ　Ｌ　Ｃ−ＵＮになるだけでフ
ロー自身はステップＨ６からステップＨ１ｌと同しにな
るので、ここでは省略する。

第１８図のステップＨ２でＣＰＵａ３４１からの起動が
無かったときは、ステップＨ１８で、受信状態を調べ、
回線からのデータがあった時、ステップＨ１９で、ＨＤ
ＬＣ−ＢＡ、ＨＤＬＣ−ＵＮのいずれか１つを選択し、
ステップＨ２０で、分岐する。選択方法は、受信フレー
ムの中の制御フィールドを調べ、非同期平衡モード（Ｓ
ＡＢＭ：２進”１１１１１１００”または２進”１１１
１０１００”）のときはＨＤ　Ｌ　Ｃ−Ｂ　Ａ　、正規
応答モード（ＳＮＲＭ：２進”１１００１００１”また
は２進”　１１０００００１”）のときはＩ−Ｉ　Ｄ　
ＬＣ−ＵＮとなる。

ＣＰＵｄ３５１の動作については日本電気のμＰ　Ｄ　
７２３０５を用いるのでここでは説明を省略する。

６ 上記実施例では、副プロセッサ部３２．．３３にＲＯＭ
を使っていないが、実施例の構成のままでＲＯＭをイ寸
加することもできる。

彫工図の実施例では、副プロセッサ部３２．副プロセッ
サ部３３はそれぞれＲＡＭｂ３２２．ＲＡ　Ｍ　ｃ　３
３２を持ち、このＲＡＭに主プロセッサ部３４からプロ
グラムをダウンローディングする方法をとっているが、
ＲＡＭｂ　３２２．ＲＡＭｃ３３２のかわりに伝送制御
手順のプログラムを書き込んだＲＯＭを用いれば、プロ
グラムをダウンローディングする手順が省ける。

副プロセッサ部３２．副プロセッサ部３３全体をそれぞ
れｌチップマイコンに書き換えたり、速度整合部３８も
加えて１チツプマイコンにすれば、第１３図のパッケー
ジがさらに小型になる。このとき、本実施例のように、
プログラムをＲＡＭ　ｂ３２２、　ＲＡＭｃ　３３２に
ダウンローディングしてもよいし、これらのＲＡＭのか
わりに上記のようなプログラムをあらかしめ書き込んだ
ＲＯＭを用いることもできる。

第１図の実施例では、副プロセッサ部３２゜３３はＲＯ
Ｍを持たないため、電源投入時はリセットされた状態で
停止しており、主プロセッサ部３４からプログラムをダ
ウンロープインタしてもらうまでは動けない。そこで、
主プロセッサ部３４の中のＲＯＭ　ａ　３４−２を副プ
ロセッサ部３２゜３３から使えるようにする。まず、Ｒ
ＯＭ　ａ３４２のメモリ空間を３つに分割する。具体的
には、第５図のローカルバスＣメモリ空間にあるＲＯＭ
　ａを３分割し、その中の２つをローカルバスＣメモリ
空間およびローカルバスＣメモリ空間の最下位部にマツ
ピングし、ＲＡＭｂ、ＲＡＭｃはその上にロケーション
する。これは、第９図コン１〜ローラｂ３２４のアドレ
ス変換部３２４２．ｉ１０図コントローラｃ３３４のア
ドレス変換部３３４２、第１１図コントローラａ３４４
のアドレス変換部３４４２のアドレスマツピング山容を
変更し、本実施例で禁止している副プロセッサ部３２．
３３から主プロセツサ部３４のハードウェア資源へのア
クセスを許可するようにコントローラｂ３２４．ｍｌン
トローラｃ３３４．コン１−ローラミ３４４を修正する
。このようにすれば、副プロセッサ部３２．３３は、電
源投入と同時にＲＯＭ　ａ　３４２のプログラムを動か
すことができ、自己診断や自分自身でプログラムをＲＡ
Ｍにローディングすることができる。また、ＲＯＭを含
むハードウェアが故障してもＲＯＭを使って故障解析を
行うことができる。

第１図の実施例において、ＬＡＰＤ処理部３５を取り除
けばｌ５ＤＮ以外の多重回線の制御が可能になり、副プ
ロセツサ部を追加していけば複数回線の制御も可能にな
る。

また、第１図の実施例で、ＬＡＰＤ処理部３５と回線ド
ライバ３７を取り除けば２回線を直接接続し制御するこ
とができ、副プロセツサ部を追加していけば複数回線の
制御も１枚の通信アダプタで可能になる。例えば、第２
図のＧＷ１３，１４において、ＬＡＮ側の通信＄Ｉｌ＃
を第１図の副プロセツサ部で処理すれば、ＬＡＮからの
通信データが共有メモリＲＡＭｅ３１２を介してそのま
ま工ＳＤＮに送信できるので、システムプロセッサの負
荷が軽くなるとともに、データの移動が無いのでスルー
グツ１へか向上する。

第１図でローカルバスし３２５とローカルバスｃ３３５
を１本のバスにしコン１−ローラｂ３２４とコントロー
ラＣ３３４を１つにまとめることができる。この場合、
工つのバス上でＣＰＵが２個動作するため、第１図の実
施例よりも性能が多少劣化するが、例えば、ＲＡＭｂ３
２２にＩ−Ｉ　Ｄ　Ｌ　Ｃ−ＢＡの処理プログラム、Ｒ
Ａ　Ｍ　ｃ　３３２にＩ−Ｉ　ＤＬＣ−ＵＮの処理プロ
グラムをあらかじめローディングしておけば、ＨＤＬＣ
−ＢＡとＨＤＬＣ−ＵＮを２個のＣＰＵで同時に動かす
ことができるし、必要に応じてＲＡＭｂ３２２のＨＤ　
Ｌ　Ｃ−ＢＡプログラム１つを２個のＣＰＵで共有して
使うこともできる。このようにすれば、伝送制御子Ｊｆ
ｔを変更する度にＲＡＭｅ３１２からプログラムをダウ
ンローディングする必要がなく、ＲＡ　Ｍ　ｅ３１２に
副プロセツサ用プログラムを常駐させておかなくて済む
。

〔発明の効果〕

以上説明したように、本発明によれば、複数の通信制御
プログラムが独立に動作するので、通信路ごとに異なる
通信手順で、高速通信が実現できる。このとき相手月に
合わせてデータ伝送進度を調整することができる。また
、１つの通信制御プログラムに複数の通信プロトコルを
持つので、プロトコルの変換が高速且つ簡単になる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すワークステーションの
ブロック構成図、第２図は本実施例を利用したネットワ
ーク構成図、第３図はワークステーションきょう体の配
置図、第４図は具有メモリの記憶状態を表した図、第５
図はローカルバスのメモリ空間を表した図、第６図、第
９図、第１０図、第１１図、第１２図、第１９図は第１
図の代表フロックの詳細構成図、第７図はローカルバス
のタイムチャート、第８図はスロットに対応したメモリ
マツプ、第１３図は通信アダプタの実装図、第１４図、
第１５図は通信アダプタの動作の一例を示すフローチャ
ート、第１６図は通信制御プログラムのローディング例
を示す図、第１７図は通信制御プログラムの構成図、第
１８図は通信制御プログラムの動作フローチャート、第
２０図は速度整合に使うフレームの構造図、簗２１図は
進度整合用ＲＯＭの内容を表わした図である。 ｌ・・・ワークステーション、 ２３・・・システムプロセッサ部、 ３・・・通信アダプタ、　　３４・・・主プロセツサ部
、３２．３３・・・副プロセツサ部、 ３５・・ＬＡＰＤ処理部、 ３６・・・ｎチャネル制御部、３７・回線ドライバ、３
８・・・速度整合部。 晃 ７ 目 勇 凶 ５９５−

Claims (1)

1. 【特許請求の範囲】 １、マルチ回線通信制御方式におけるマルチプロトコル
   切替方式であって、複数の通信路をサポートするため独
   立に動作可能な複数の通信処理部を有する通信アダプタ
   と、該通信処理部に通信路の制御を行う通信制御プログ
   ラムを入力する手段とを設け、前記通信アダプタを制御
   する上位ソフトから通信路毎に同じまたは異なる該通信
   制御プログラムを入れ替えることを特徴とするマルチプ
   ロトコル切替方式。 ２、前記通信制御プログラムは複数の通信プロトコルと
   通信プロトコル切替手段とを有し、前記上位ソフトから
   該通信プロトコルを選択することを特徴とする請求項１
   記載のマルチプロトコル切替方式。 ３、前記通信プロトコル切替手段は前記通信路からの受
   信フレームによって前記通信プロトコルを自動的に選択
   することを特徴とする請求項２記載のマルチプロトコル
   切替方式。４、マルチ回線通信制御方式におけるマルチ
   プロトコル切替方式であって、複数の通信路をサポート
   するため独立に動作可能な複数の通信処理部を有する通
   信アダプタと、該通信処理部に通信路の制御を行う通信
   制御プログラムを入力す手段と、通信路の伝送速度を制
   御する伝送速度制御手段とを設け、前記通信アダプタを
   制御する上位ソフトから通信路毎に同じまたは異なる該
   通信制御プログラムを入れ替えることを特徴とするマル
   チプロトコル切替方式。 ５、前記通信制御プログラムは複数の通信プロトコルと
   通信プロトコル切替手段とを有し、前記上位ソフトから
   該通信プロトコルおよび伝送速度を選択することを特徴
   とする請求項４記載のマルチプロトコル切替方式。 ６、前記通信プロトコル切替手段は前記通信路からの受
   信フレームによって前記通信プロトコルおよび伝送速度
   を自動的に選択することを特徴とする請求項５記載のマ
   ルチプロトコル切替方式。 ７、前記上位ソフト、前記通信アダプタの間で共有する
   メモリを付加し、該共有メモリを用いて前記通信アダプ
   タに前記通信制御プログラムを渡すことを特徴とする請
   求項１、２、３、４、５、又は６記載のマルチプロトコ
   ル切替方式。 ８、前記通信アダプタは、通信路を多重化する手段を有
   し、多重化された通信路を前記通信制御プログラムで制
   御することを特徴とする請求項１、２、３、４、５、６
   、又は７記載のマルチプロトコル切替方式。 ９、マルチ回線通信制御のためのプロトコルプロセッサ
   であって、複数の通信プロトコルを内蔵し、これらを使
   用するシステムからの指示又は通信路からの受信フレー
   ムで自動的に該通信プロトコルを切替ることを特徴とす
   るプロトコルプロセッサ。 １０、マルチ回線通信制御のためのプロトコルプロセッ
   サであって、複数の通信プロトコルおよび伝送速度変換
   部を内蔵し、これらを使用するシステムからの指示又は
   通信路からの受信フレームで自動的に該通信プロトコル
   および伝送速度変換部を切替ることを特徴とするプロト
   コルプロセッサ。 １１、通信路の伝送速度を可変的に制御する伝送速度制
   御方式であって、伝送速度制御部および伝送速度ごとの
   速度整合データを記憶する手段を有し、前記伝送速度制
   御部は、入側通信路の通信データの伝送速度および変換
   する伝送速度に対応する速度整合データを前記記憶手段
   から読み出し、該読み出した速度整合データの情報に従
   って前記入側通信路からの通信データを削除、挿入する
   ことにより、出側通信路の伝送速度を制御することを特
   徴とする伝送速度制御方式。 １２、通信路の伝送速度を可変的に制御する伝送速度制
   御方式であって、伝送速度制御部、並びに伝送速度ごと
   の受信速度整合データおよび送信速度整合データを記憶
   する手段を有し、前記伝送速度制御部は、入側通信路の
   通信データの伝送速度に対応する受信速度整合データを
   前記記憶手段から読み出すことにより、該読み出した受
   信速度整合データの情報に従って前記入側通信路からの
   通信データを削除、挿入することにより中間速度通信デ
   ータをつくり、さらに、前記伝送速度制御部は、送出す
   る出側通信路の伝送速度に対応する送信速度整合データ
   を前記記憶手段から読み出すことにより、該読み出した
   送信速度整合データの情報に従って中間速度通信データ
   を削除、挿入することにより、出側通信路の伝送速度を
   制御することを特徴とする伝送速度制御方式。 １３、前記伝送速度制御部は、前記入側通信路の通信デ
   ータの伝送速度を、該入側通信路からの受信フレームに
   より検出し、該検出した入側通信路の通信データの伝送
   速度に対応する受信速度整合データを前記記憶手段から
   読み出すことを特徴とする請求項１２記載の伝送速度制
   御方式。