JPH0373493A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、１本のデータ線に
結合されるシングルエンド構成のスタティック型ＲＡＭ
に利用して有効な技術に関するものである。

（従来の技術） 実質的に１本のデータ線にし、このデータ線により書き
込み動作と読み出し動作とを行うスタティック型ＲＡＭ
が、特開昭５６−１０５３８７号公報によりｖ１案され
ている。このＲＡＭにおけるメモリセルは、ＣＭＯＳイ
ンバータ回路と、その出力信号を選択的に入力側に帰還
するクロックドインバータ回路と、書き込み信号を伝え
る伝送ゲ−）ＭＯＳＦＥＴ、及び読み出し信号を出力す
る読み出し用クロックドインバータ回路からＩＩ威され
る、これにより、このメモリセルは、入力専用端子と出
力専用端子とを持ち、それぞれ人力用と出力用のパスラ
イン（データ線）に接続される。

このとき、隣接するメモリセルに対して、例えば上記出
力用パスラインを入力用パスラインとして用いるように
することによって、パスラインの数を通常の相補データ
線を用いたＲＡＭに比べて半減させるものである。

〔発明が解決しようとする課題〕

上記のＲＡＭにあっては、実質的にパスライン（データ
線）が約１／２に半減できる利点はある反面、メモリセ
ルとして上記のようなりロックドインバータ回路を用い
るものであるため素子数が多くなる０例えば、」二記メ
モリセルを０Ｍ０５回路により構成した場合、１つのク
ロックドインバータ回路において４個のＭＯＳ　Ｆ　Ｅ
Ｔを必要とするから、ＭＯＳＦＥＴの数が全体で１２個
も必要になる等の問題がある。ちなみに、完全スタティ
ック型メモリセルにおいては、全部で６個のＭＯＳＦＥ
Ｔから構成されるものである。

この発明の目的は、高集積化と低消費電力化を実現した
新規なシングルエンド構成のスタティック型ＲＡＭを提
供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔！１題を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、シングルエンド構成のスタティック型メモリ
セルからの読み出し信号を、ワード線とダミーデータ線
との交点に設けられたダミーセルにより形成された基準
電、圧を受Ｌ」る差動型のセンスアンプにより増幅する
。

〔作　用〕

上記した手段によれば、シングルエンド構成のメモリセ
ルからの比較的小さな信号レベルの読み出し信号をダミ
ーセルにより形成された基準電圧を用いて差動型のセン
スアンプを用いて増幅するため高速で安定した読み出し
が可能になる。

〔実施例〕

第１図には、この発明に係るスタティック型ＲＡＭの一
実施例のブロック図が示されている。同図の各回路ブロ
ックは、公知の半導体集積回路の製造技術により、単結
晶シリコンのような１個の半導体基板上において形成さ
れる。

複数ビットからなるアドレス端子Ａ１は、アドレスバフ
ファＡＤＨに伝えられる。このアドレスバフファＡＤＢ
に取り込まれたアドレス信号は、デコーダＤＣＨにより
解読される。Ｘ系のデコーダＤＣＲは、Ｘ系のアドレス
信勺を解読してワード線の選択信号を形成する。ワード
線選択信号は、特に制限されないが、ワードドライバＤ
ＲＶに伝えられる。このようなワードドライバＤＲＶを
設けるこＬにより、多数のメモリセルが結合されること
によって比較的大きな負荷容量を持つワード線を高速に
選択／非選択に切り換えるようにされる。なお、メモリ
セルが後述するような読み出し用と書き込み用の・一対
のワード線に結合される場合、ワードドライバＤＲＶは
、それぞれの動作モードに応じたワード線の選択動作を
行う。

メモリアレイＭ−ＡＲＹは、後述するようなシングルエ
ンド構成のメモリセルがマトリンクス配置されて構成さ
れる。すなわち、データ線とワード線との交差点に各メ
モリセルが配置される。

このようなメモリアレイＭ−ＡＲＹに対して、その読み
出し参照電圧を形成するダミーセルからなるダミーセル
アレイＯＣＡが設けられる。ダミーセルアレイは、各ワ
ード線とダミーデータ線との交点にそれぞれ設けられる
。すなわち、ダミーセレイＯＣＡは、ダミーセルが１列
分により構成される。

Ｙ系のデコーダＤＣＲは、Ｙ系のアドレス４８号を解読
してデータ線の選択信号を形成する。データ線選択信号
は、Ｙ選択回路（カラムスインチ）ＹＳＷに伝えられる
。Ｙ選択回路ＹＳＷは、データ線の選択信号にしかって
メモリアレイＭ−ＡＲＹのデー・夕線を共通データ＆Ｉ
ＣＤに接続させる。

この実施例では、上記ダミーセレイＤＣＡのダミーデー
タ線がダミースイッチ回路ＤＳＷを介して共通ダミーデ
ータ線ＣＤＤに接続される。上記共通データ線ＣＤの読
み出し信号は、共通ダミーデータ線ＣＤＤの電位を参照
電圧とする差動型のセンスアンプＳＡに供給され、ここ
で高安定にかつ高速に増幅される。センスアンプＳＡの
増幅出カイ８号は、データ出力回路ＤＯＢを通して出力
端子Ｄｏｕｔから送出される。

タイごング制御回路ＴＧは、クロック信号ＣＬＫと制御
信号Ｒ／Ｗを受けて、内部動作に必要なプリチャージ信
号ＰＣやセンスアンプ動作タイミング信号３Ｃ等を形成
する。

データ入力回路ＤＩＢは、入力端子Ｄｉｎから供給され
た書き込みデータを受けて、共通データ線ＣＤに伝える
。

第２図には、この発明に係るスタティック型ＲＡＭの要
部一実施例の回路図が示されている。同図の回路は０Ｍ
Ｏ３（相補型ＭＯ３）回路から構成されており、Ｐチャ
ンネルＭＯ３ＦＥＴは、そのチャンネル（バンクゲート
）部に矢印が付加されることによってＮチャンネルＭＯ
Ｓ　Ｆ　ＥＴと区別される。

この実施例におけるメモリセルＭＣは、高集積化のため
にシングルエンド構成とされる。すなわち、メモリセル
ＭＣは、そのうちの１個のメモリセルＭＣが例示的に示
されているように、一対のＣＭＯＳインバータ回路Ｎｌ
とＮ２の入力と出力とが交差接続されてラッチ形態にさ
れる。この場合、インバータ回路Ｎ１の入力端子からの
み保持情報の書き換えを可能とするために、言い換える
ならば、シングルエンド構成とするために、インバータ
回路Ｎ１を構成するＭＯＳＦＥＴのサイズ（コンダクタ
ンス）が大きくされ、インバータ回路Ｎ２を構成するＭ
ＯＳＦＥＴのサイズ（コンダクタンス）が小さくされる
。これにより、インバータ回路Ｎ１の人力とインバータ
回路Ｎ２の出力の接続点がラッチ回路の入出力端子とさ
れ、この入出力端子をハイレベル／ロウレベルにすれば
、それに応じて保持情報が決定される。

上記ラッチ回路の入出力端子は、書き込み用のアドレス
選択スイッチＭＯ３ＦＥＴＱ３を通してデータ線ＤＯに
接続される。この書き込み用のアドレス選択スイッチＭ
Ｏ５ＦＥＴＱ３のゲートは、対応する書き込みワード線
ＷＯＷに接続される。

上記ラッチ回路の入出力端子は、読み出し用の増幅ＭＯ
３ＦＥＴＱＩのゲートに接続される。この増幅ＭＯ３Ｆ
ＥＴＱＩのソースは接地され、ドレインと上記対応する
データＩＤＯとの間に読み出し用のアドレス選択スイン
チＭＯ３ＦＥＴＱ２が設けられる。この読み出し用のア
ドレス選択スイッチＭＯ３ＦＥＴＱ２のゲートは、対応
する読み出しワード線ＷＯＲに接続される。

メモリアレイＭ−ＡＲＹを構成する同じ行に設けられる
他のメモリセルも上記同様な構成とされ、上記ワード線
ＷＯＷ、ＶＯＲ及びＷＩＷ、ＷＩＲに対応するアドレス
選択用スイッチＭＯ３ＦＥＴのゲートがそれぞれ接続さ
れる。同図には、行方向には２個分のメモリセルの具体
的回路が例示的に示されている。

メモリアレイＭ−ＡＲＹを構成する同じ列に設けられる
他のメモリセルも上記同様な構成とされ、上記データ線
ＤＯ２Ｄｉに接続される。同図には、縦方向にも２個分
のメモリセルの具体的回路が例示的に示されている。

上記データ線ＤＯ，ＤＩ・・・及び後述するダミーデー
タ線ＤＤ等には、Ｐチャンネル型のプリチャージＭＯ３
ＦＥＴＱ５、Ｑ６及びＱ７が設けられる。これらのＭＯ
３ＦＥＴＱ５．Ｑ６及びＱ７のゲートには、プリチャー
ジ信号ＰＣが共通に供給される。

この実施例では、上記メモリセルからの読み出し動作に
おいて用いられる参照電圧を形成するダミーセルが設け
られる。ダミーセルＤＣは、直列形態にされたＭＯ３Ｆ
ＥＴＱ３とＱ４から構成される。上記ダミーセルＤＣを
構成する一方のＭＯ３ＦＥＴＱ３のゲートは、対応する
読み出しワード線ＷＯＲに接続される。他方のＭＯ３Ｆ
ＥＴＱ４のゲートは、特に制限されないが、上記プリチ
ャージ信号ＰＣが伝えられる。これにより、プリチャー
ジ期間においてＭＯ３ＦＥＴＱ４がオフ状態となり、読
み出し期間にＭＯＳ　Ｆ　ＥＴＱ　４等がオン状態にな
り２．ダミーセル列がアクティブにされる。

上記各データ＆ｌＤＯ，Ｄｉ・・等は、カラム選択回路
を構成する並列形態のＰチャンネルＭＯ３ＦＥＴとＮチ
ャンネルＭＯ３ＦＥＴからなるＣＭＯＳスイッチ回路Ｑ
ＩＯ，Ｑｌｌ、Ｑｌ２．Ｑｌ３を介して共通データＩｃ
Ｄに接続される。これに対して、ダミーデータ綿ＤＤは
、同様なＣＭＯＳスイッチ回路Ｑ１４．Ｑｌ５を介して
ダミー共通データ線ＣＤＤに結合される。

上記Ｎチャンネル型のスイッチＭＯ３ＦＥＴＱ１１のゲ
ートはＹｉ！択ｂ’りＹｏに接続され、Ｐチャンネル型
のスイッチＭＯ３ＦＥＴＱＩ　Ｏのゲートには、インバ
ータ回路ＮＩＯを通したＹ選択ＭＩＹＯの選！Ｒ信号が
伝えられる。データＩＤＩに対応したＭＯ３ＦＥＴＱ１
２．Ｑｌ３も、上記同様に対応するＹ選択線Ｙ１の選択
信号が伝えられる。

また、ダミーデータ線ＤＤに設けられるダミース・イン
チＭＯ３ＦＥＴＱＩ　４．Ｑｌ　５のゲートにも、ダミ
ー選ｌＲ線ＤＹの選択信号が同様に供給される。

ダミー選択線ＤＹは、定常的に選択レベルに固定される
ものの他、メモリアクセスに同期してその都度選択レベ
ルにしてもよい。

上記共通データ線ＣＤとダ逅−共通データ線ＣＤＤの信
号は、次に説明するような差動型のセンスアンプによっ
て増幅される。

この実施例におけるセンスアンプは、増幅回路が２段縦
列形態に接続されて構成される０人力段回路は、次の回
路から構成される。

上記共通データ線ＣＤとダミー共通データ１ｃＤＤの信
号は、レベルシフト動作を行うソースフォロワ形態のＮ
チャンネルＭＯＳＦＥＴＱ１６とＱｌ７のゲートに伝え
られる。これらのＭＯ３ＦＥＴＱ１６とＱｌ７のソース
側には、電流ミラー形態にされたＮチャンネルＭＯ３Ｆ
ＥＴＱ１８゜Ｑｌ９が設けられ、これらのＭＯ３ＦＥＴ
Ｑ１Ｂ。

Ｑｌ９の共通ソースと回路の接地電位点ε間には、スイ
ッチＭＯ３ＦＥＴＱ２０が設けられる。このスイッチＭ
ＯＳＦＥＴＱ２０は、センスアンプ動作タイミング信号
３Ｃが供給され、タイミング信号ｓｃがハイレベルにさ
れたときにオン状態になり、センスアンプを活性化させ
る。

第２段目の増幅回路は、ダブルの差動回路から構成され
る。すなわち、ＮチャンネルＭＯ３ＦＥＴからなる差動
ＭＯＳ　Ｆ　ＥＴと、そのドレイン側に設けられたＰチ
ャンネル型の電流ミラー形態の負荷ＭＯＳ　Ｆ　ＥＴと
からなる２対の差動増幅回路の入力を交差的に接続し、
そのダブルエンドの差動出力を得るものである。これら
２対の差動ＭＯＳＦＥＴの共通ソースと回路の接地電位
点との間には、上記タイミング信号ＳＣを受けるＮチャ
ンネルＭＯ３ＦＥＴＱ２１が設けられ、タイミング信号
ｓｃがハイレベルにされたときに上記同様に活性化され
る。

上記一対の差動回路の一対の出力端子とｔａ電圧Ｖｅｅ
との間には、上記タイミング信号ｓｃを受けるＰチャン
ネル型のプリチャージＭＯＳＦＥ’ｒが設けられる。そ
して、上記差動回路の出力信号は、インバータ回路Ｎ４
とＮ５を通して形成された相補的な出力信号ＡとＢが出
力回路に伝えられる。

出力回路は、上記インバータ回路Ｎ４とＮ５を通した相
補出力信号ＡとＢを受けるプッシュプル形態のＮチャン
ネルＭＯ３ＦＥＴＱ２３．Ｑ２４及びＱ２５．Ｑ２６と
、上記プッシュプル回路の出力信号をそれぞれ受けるラ
ンチ形態に接続された一対のインバータ回路から構成さ
れる。上記ブンシュブル回路Ｑ２３．Ｑ２４とＱ２５．
Ｑ２６のゲートには、上記イδ号ＡとＢが交差的に供給
さされる。例えば、出力信号ＡがハイレベルならＭＯ３
ＦＥＴＱ２３とＱ２６がオン状態になり、その信号レベ
ルがランチ回路に取り込まれるとともに、出力端子Ｄｏ
ｕｔからはロウレベルの信号が出力される。出力信号Ｂ
がハイレベルならＭＯＳＦＥＴＱ２４とＱ２５がオン状
態になり、その信号レベルがラッチ回路に取り込まれる
とともに、出力端子Ｄｏｕｔからはハイレベルの信号が
出力される。

なお、上記共通データ＆ｉＣＤには、書き込み動作のと
き書き込み信号を伝える入力回路ＤＩＢの出力端子も結
合される。

上記ワード線ＷＯＲ，ＷＩＲ及びＷＯＷ、ＷＩＷｅは、
Ｘ系の選択回路であるＸアドレスバフファＸＡＤＢと、
アドレスバソファＸＡＤＢを還して取り込まれたアドレ
ス信号を解読するとともに図示しないリート′／ライト
信号に応じて書き込み又は読み出Ｌ７用の１本のワード
線の選択信号を形成するデコーダ回路ＤＣＨにより選択
される。同図では、アドレスバッファどデコーダとを合
わせてＸＡＤＢ、ＤＣＨのように表している。なお、デ
コーダ回路ＤＣＨの出力部には、図示しないが前記のよ
うなワー・ドドライバが設けられるものと理解されたい
。

上記Ｙ選択線ＹＯ，Ｙ１等は、Ｙ系の選択回路であるＹ
アドレスバッファＹＡＤＢと、アドレスバソファＹＡＤ
Ｂを通して取り込まれたアドレス信号を解読して１本の
データ線の選択信号を形成するデコーダ回路により選択
される。同図では、アドレスバッファとデコーダとを合
わせてＹＡＤＢ、ＯＣＲのように表している。

第７図には、この実施例のスタティック型ＲＡＭの動作
の一例を説明するためのデータ線りとダミーデータ線Ｄ
Ｄ波形図が示されている。

プリチャージ期間において、データ線りとダミーデータ
線ＤＤは、共にハイレベルＨにプリチャージされている
。

読み出Ｌ７期間では、読み出しワード線が選択される。

また、上記プリチャージ期間の終了によりダミーセルの
ＭＯ３ＦＥＴＱ４等がオン状態になっている。もしも、
選択されたメモリセルにおいてランチ回路の入出力端子
がハイレベルならＭＯ５ＦＥＴＱ１等がオン状態になっ
ている。したがって、データ線りは読・み出し用のアド
レス選択スイッチＭＯ３ＦＥＴと上記読み出しＭＯＳＦ
ＥＴを通してロウレベルＬにディスチャージされる。

このとき、ダミーセルはＭＯ３ＦＥＴＱ４がメモリセル
のＭＯ３ＦＥＴＱ１等のコンダクタンスの約１／２に設
定されいるから、ダミーデータ線ＤＤにおけるディスチ
ャージ動作により形成される基準電圧ＶＲがデータ線り
の半分にされる。このようなレベル差（ＶＲ−Ｌ）を差
動型のセン人アンプＳＡが増幅して、ロウレベルＬの読
み出し信号に対応した出力信号Ｄｏｕｔを形成する。

一方、選択されたメモリセルにおいてラッチ回路の入出
力端子がロウレベルならＭＯ５ＦＥＴＱ１等がオフ状態
になっている。したがって、読み出し用のワード線ＶＯ
Ｒがハイレベルに選択されてアドレス選択スイッチＭＯ
３ＦＥＴＱ２等がオン状態にされても、データ線ＤＯ等
はハイレベルＩ（のプリチャージレベルのままにされる
。このとき、ダミーセルは上記のようなディスチャージ
動作を行って基準電圧ＶＲを形成する。このようなレベ
ル差（Ｈ−ＶＲ）を差動型のセンスアンプＳＡが増幅し
て、ハイレベルＨの読み出し信号に対応した出力信号Ｄ
ｏａｔを形成する。

また、書き込み動作のときには、入力端子Ｄｌｎから供
給された書き込みデータが入カバソファ回路ＤＩＢを通
して共通データ線ＣＤに伝えられる。

この共通データｋＩＣＤに伝えられたハイレベル／ロウ
レベルの書き込み（８号は、カラムスイソチ回路ｙｓｗ
、データ線を通して選択された書き込みワード線に対お
した１つのメモリセルに伝えられることによって書き込
みが行われる。すなわち、この実施例のメモリセルは、
インバータ回路Ｎ２を１Ｉｔｉ、するＭＯＳ　Ｆ　ＥＴ
のコンダクタンスが小さく設定されているから、上記選
択経路及びスイッチＭＯ３ＦＥＴＱ３を通して伝えられ
た信号レベルに従って、その保持レベルが決定される。

この実施例のスタティック型ＲＡＭは、上記のようにシ
ングルエンド型のメモリセルを用いるものであるため、
セル面積を小さくでき高集積化が可能になる。この読み
出し信号は、ダミーセルにより形成された基準電圧を参
照して差動型のセンスアンプにより増幅されるものであ
るから、高速に高安定に読み出される。

第３図には、この発明に係るスタティック型ＲＡＭの他
の一実施例の回路図が示されている。

この実施例におけるメモリセルは、前記のようなインバ
ータ回路ＮｌとＮ２からなるラッチ回路の入出力端子が
アドレス選択用スイッチＭＯ３ＦＥＴＱｌとＱ２を通し
てデータ線ＤＯに接続される。上記スイッチＭＯ３ＦＥ
ＴＱＩのゲートは、同図において横方向に延長されるワ
ード線ＷＯに接続され、この実施例では上記スインチＭ
Ｏ３ＦＥＴＱ２のゲートは、同図において縦方向に延長
されるＹ選択′ａｙｏに接続される。

メモリアレイＭ−ＡＲＹをＩ或する同じ行に設けられる
他のメモリセルも上記同様な構成とされ、上記ワード線
ＷＯに対応するアドレス選択計スイッチＭＯ５ＦＥＴの
ゲートが接続される。同図には、行方向には２個分のメ
モリセルの具体的回路が例示的に示されている。

メモリアレイＭ−ＡＲＹを構成する同じ列に設けられる
他のメモリセルも上記同様な構成とされ、上記データ線
Ｌ）０に接続される。そして、上記Ｙ選択線に対応する
アドレス選択用スイッチＭＯ３ＦＥＴのゲートが共通に
接続される。同図には、縦方向にも２個分のメモリセル
の具体的回路が例示的に示されている。

上記データ線Ｄ１、Ｄｌ・・・及び後述するダミーデー
タ１００Ｄ等には、Ｐチャンネル型のプリチャージＭＯ
３ＦＥＴＱ５、Ｑ６及びＱ７設けられる。これらのＭＯ
ＳＦＥＴＱ５．Ｑ６及びＱ７のゲートには、プリヂャー
ジ信号ＰＣが共通に供給される。

この実施例では、上記メモリセルからの読み出し動作に
おいて用いられる参照電圧を形成するダく−セルが設け
られる。ダミーセルＤＣは、直列形態にされたＭＯ３Ｆ
ＥＴＱ３とＱ４からｔｌ或される。上記ダミーセルＤＣ
を構成する一方のＭＯＳＦＥＴＱ３のゲートは、対応す
るワード線に接続される。他方のＭＯ３ＦＥＴＱ４のゲ
ートは、ダミー選択線ＤＹ’　に接続される。このダミ
ー選択線ＤＹ’　は、−Ｅ記プリチャージ信号ＰＣが伝
えられる。これにより、プリチャージ期間においてＭＯ
３ＦＥＴＱ４がオン状態とμす、ダミーセルの保持情報
をロウレベルにリセットし、メモリアクセスが行われる
とき、選択されたワード線に対応したＭＯ３ＦＥＴＱ３
がオン状態となり、上記ロウレベルの保持情報とダミー
データ、％ｉＤＤとを結合し−Ｃ、ダミーデータ線ＤＤ
のプリチャージ電位の引き抜きを行う、このダミーデー
タ線の電位引き電位は、上記メモリセルからのロウレベ
ルの読み出し動作におけるデータ線の電位低下分の半分
に設定される。それ故、ダミーセルＤＣは、ＭＯＳＦＥ
ＴＱ３とＱ４の接続点の寄生容量が不足するなら容量素
子が付加される。

上記各データ線ＤＯ，ＤＩ・・等は、前記同様なカラム
スイッチ回路を介して共通データ線ＣＤに接続される。

ダミーデータ１００も同様にしてダミー共通データ線Ｃ
ＯＤに結合される。

上記共通データ線ＣＤとダミー共通データＡ１１ＣＤＤ
の信号は、前記同様なセンスアンプによって増輻される
。センスアンプにおけるインバータ回路Ｎ５の出力信号
Ａは、次の再書き込み回路に伝えられる。再書き込み回
路は、再書き込みデータＲＷＤを形成する・インバータ
回＊Ｎ８と、上記出力信号へを受けて、上記再書き込み
データＲＷＤの出力１ｉｉＪ　御信号を形成する縦列形
態とインバータ回路Ｎ６．Ｎ７と、このインバータ回路
Ｎ７により出力される出力制御信号を受けて、上記再書
キ込みデータＲＷＤを共通データ線ＣＤに伝えるＭＯＳ
ＦＥＴＱ２２から構成される。

この実施例のスタティック型ＲＡＭの読み出し動作の概
略は次の通りである。

プリチャージ信号ＰＣ（クロックパルスＣＬＫ）がロウ
レベルのとき、ＲＡＭは非動作状態になり、プリチャー
ジＭＯ３ＦＥＴＱ５〜Ｑ７がオン状態になってデータ線
ＤＯ，ＤＩ・・・、ダミーデータ１ｉＤＤ等をハイレベ
ルにプリチャージしている。このとき、センスアンプか
らの出力信号ＡεＢも、それに対応したインバータ回路
Ｎ４とＮ５の入力に設けられたプリチャージＭＯ３ＦＥ
Ｔのオン状態によってロウレベルにされている。

これにより、一対のプッシュプル回路の出力がハイイン
ピーダンス状態になり、出力端子Ｄｏｕｔにはランチ回
路に保持された出力信号が伝えられている。

プリチャージ信号ＰＣ（クロソクパルスＣＬＫ）がロウ
レベルからハイレベルに変化すると、それにめして、ア
ドレス信号の取り込みが行われ、デコーダがそれを解読
して例えばワード線ＷＯとＹ選択線ＹＯが選択状態にさ
れる。

これにより、上記ワードｖＡｗｏとＹ選択線ＹＯとの交
点に設けられた１つのメモリセルのみが選択され、その
ラッチ回路の入出力端子がデータ線ＤＯと結合される。

このメモリセルＭＣの保持レベルがロウレベルのとき、
データＩＤＯのプリチャージレベルが、メモリセルＭＣ
のロウレベルによりワウレベル側に低下させられる。す
なわち、データ線ＤＯの寄生容量とメモリセルＭＣにお
けるう・ノチ回路の入出力端子の寄生容量との容量比に
対応したチャージシェアが生じる。このとき、データ線
００の容量値に対してメモリセルの容量値は小さいから
、データ１ＤＯの電位は僅かに低トするのに対して、メ
モリセルＭＣの保持電位は、急激に上昇してラッチ回路
を構成するインバータ回ＩＮＩのロジックスレッシッル
ド電圧を超えＣしまう、それ故、メモリセルＭＣの保持
レベルは、ロウレベルからハイレベルに反転させられて
しまう、言い換えるならば、この実施例におけるメモリ
セルの読み出し動作は、上記のように保持レベルがロウ
レベルのときには、プリチャージレベルをロウレベルに
引き抜く反作用として保持レベルがハイレベル倒に破壊
されることによって行われる。

上記のようなデータＩＤＯのプリチャージ電位の微小な
電位低下を検出するために、ダ主−セルＤＣが使われる
。すなわち、ワード１ｗｏのＡイレベルに対応してＭＯ
３ＦＥＴＱ３がオン状態になり、プリチャージ期間のと
きオン状態になっているＭＯ３ＦＥＴＱ４によりロウレ
ベルにされていたＭＯ３ＦＥＴＱ３とＱ４の接続点のノ
ードとダミーデータ１１ｉＤＤとを接続させる。これに
より、ダミーデータ線ＤＤの電位が、上記データＩＤＯ
のロウレベル読み出しにおける低下分の約半分だけ低下
するようにダミーデータ線とダ藁−セルの寄生容置比が
設定されている。

上記データＩＤＯとダミーデータ１１ＤＤの電位変化分
は、カラムスイッチ回路を通して共通データ線ＣＤと共
通ダる一デー・りｖＣＤＤ′４ｃ通し、てセンスアンプ
ＳＡに伝えられ、その増幅動作が行われる。上記のよう
にメモリセルからの読み出し信号がロウレベルのとき、
センスアンプの出力（”　号Ａがハイレベルになり、イ
ンバータ回路Ｎ８を通し、て共通データＩｃＤの電位を
ロウレベルにする。

したがって、データ１ＤＯの電位がロウレベルに変化し
て、選択されたメモリセルにはロウレベルが再書き込み
されることになり、上記のような読み出し５動作によっ
ていったん破壊された保持情報がロウレヘルに回復され
る。また、上記信号Ａのハイレベル、信号Ｂのロウレベ
ルにより、出力回路は、出力端子Ｄｏｕｔからロウレベ
ルの出力信号を送出するとともに、その出力信号をラン
チ回路に保持する。

なお、選択されたワード線ＷＯに結合された他のメモリ
セルは、Ｙ選択線Ｙ１等がロウレベルの非選択状態にな
っている。それ故、ワード線ＷＯに対応した他のメモリ
セルは、ラッチ回路により保持動作が行われており、そ
れに対応して他のデータ線Ｄ１等はプリチャージ電位を
維持するものである。

例えば、次の動作サイクルにおいて、ワード線ＹＯに代
わってＹｌが選択され、このワード線Ｙｌに対応したメ
モリセルがハイレベルを保持しているなら、データ線Ｄ
ｉの電位はプリチャージ電位のままにされる。このとき
には、センスアンプＳＡの出力信号Ａがロウレベルにな
り、再書き込み回路のスイッチＭＯ３ＦＥＴＱ２２をオ
フ状態のままにする。すなわち、上記のようなハイレベ
ルの読み出し動作のときには、メモリセルの保持情報は
破壊されないから、再書き込み動作が省略される。

この実施例のＲＡＭでは、ワード線が１本から構成され
ることに代わってＹ選択線が追加されるが、実質的に１
つのメモリセルしか選択されないから低消費電力化が可
能になる。

第４図には、この発明に係るスタティック型ＲＡＭの更
に他の一実施例の要部回路図が示されでいる。すなわち
、２ボー１−ＲＡＭの一実施例である、この実施例では
、データ線が読み出し用と書き込み用に分けられろとと
もに、書き込み用のデータ線のうち隣接するものが共通
化される。すなわち、メモリアレイＭ−ＡＲＹに前記第
３図の実施例のようなＹ選択＆ＩＹＯ３Ｙ１等を設けて
、メモリセルＭＣの書き込み甲のアドレス選択スイッチ
ＭＯ３ＦＥＴＱ３’　のゲートに供給する。スイッチＭ
ＯＳＦＥＴＱ３°は、隣接するメモリセルのスイーノチ
ＭＯ３Ｆ已′ｒと接続される。これら隣接するスイッチ
ＭＯ３ＦＥＴの共通接続点と書き込み用データＩＷＤＯ
Ｉとの間には、書き込みワード線ＷＯＷ＋、こデートが
接続された前記スイッチＭＯ５ＦＥＴＱ３を設ける。こ
のスインチＭＯ３ＦＥＴＱ３は、隣接する２つの列のメ
モリセルに対して共通に用いられる。

なお、特に制限されないが、この実施例では、メモリセ
ルからの読み出し信号は、書き込み信号と同極性が出力
される。ｔわなち、書き込み用の・インバー・夕回路Ｎ
１の出力端子側に読み出し用のＭＯ５ＦＥＴＱＩとスイ
ッチＭＯ５ＦＥＴＱ２が設けられる。この構成に代えて
、ランチ回路の同じ入出力端子側から上記読み出しと書
き込みを行うようにするものであってもよい。

この構成では、書き込み用と読み出し用のデータ線が設
けられることに対応して、書き込み信号を同じサイクル
で読み出すことができる。すなわち、書き込み動作の確
認を同じメモリサイクル中に行うことができる。このよ
うな動作モードを実行する場合には、書き込み用と読み
出し用のワード線が共に選択される。

第５図には、この発明が適用された２ボー）ＲＡＭの一
実施例のブロック図が示されている。

メモリアレイは、Ｍ−ＡＲＹＩとＭ−ＡＲＹ２からｍｓ
される。これらのメモリアレイＭ−ＡＲＹ１とＭ−ＡＲ
Ｙ２は、前記実施例のようなシングルエンドｉ或のメモ
リセルを用いて構成される。

それ故、その読み出しのためのダミーアレイＤＣ１、Ｄ
Ｃ２がそれぞれのメモリアレイＭ−ＡＲＹ１、Ｍ−ＡＲ
Ｙ２に対応して設けられる。

アドレスバッファは、読み出し用アドレス信号ＡＲ４を
少ける読み出し系アドレスバソファＲＡＢと、査き込み
用アドレス信号ＡＷｉを受ける書き込み系アドレスバッ
ファＷＡＢから構成される。

上記アドレスバッファＲＡＢとＷＡＢの出力信号は、そ
れぞれ対へする読み出し系アドレスデコーダＲＤＣＲ１
書き込み系アドレスデコーダ回路ＷＤＣＲに供給される
。

ヒ記アドレスデコーダＲＤＣＲεＷＤＣＨにより形成さ
れたＸ系の選択信号は、読み出し系のワードトライバＲ
ＤＶと書き込み系のワードドライバＷＤＶを介してメモ
リアレイＭ−ＡＲＹ　１とＭへＲＹ　２の読み出しワー
ド線、書き込みワード線に伝えられる。

上記アドレスデコーダＲＤ　ＣＲ，とＷＤＣＲにより形
成されたＹ系の選択信号は、Ｙ選択回路ＹＳＷ１．ＹＳ
Ｗ２と、書を込み系のＹワードドライバに伝えられる。

上記一対からなるメモリアレイＭ−ＡＲＹＩ。

Ｍ−ＡＲＹ２とダミーセルＤＣＩ、ＤＣ２からの読み出
し信号と基準電圧とはセンスアンプＳＡに入力され、こ
こで増幅されてデータ出力回路Ｔ）ＯＢを通して出力さ
れる。

書き込み信号Ｄｉｎを受ける書き込み回路（データ入カ
バソファ）ＤＩＢの出力信号は、上記Ｙ選択回路ＹＳＷ
Ｉ、ＹＳＷ２に伝えられる。

読み出し用クロック偲号ＲＣは、読み出し系のタイミン
グ発生回路ＲＴＧに入力され、ここで読み出し動作に必
要な内部のタイミング信号が形成される。！き込み用ク
ロック信号ＷＣは、書き込み系のタイ壽ング発生回路Ｗ
ＴＧに人力され、ここで書き込み動作に必要な内部のタ
イミング信号が形成される。

アドレス比較回路ＡＣＯＭＰは、読み出し系の内部アド
レス信号ａｒｉと書き込み系の内部アドレス信号ａｖｙ
ｌとを受けて、書き込みアドレスと読み出しアドレスが
競合したことを検出し２、その検出出力をＹ選択回路Ｙ
ＳＷ１．ＹＳＷ２に伝える。

上記アドレス比較回路Ａ　ＣＯＭ　Ｐは、肉アドレス信
号ａｒｉとａｖｉとが一致したときには、うチイトデー
タを優先させて、選択されるメモリセルには書き込み動
作を行わせる。そして、メモリセルの読み出しを行わな
いで、上記書き込み系の共通データ線と読み出し系の共
通データ線を短絡して書き込みデータをそのまま読み出
しデータとして出力させる。この構成を採ることによっ
て、同じメモリセルに対する書き込みと読み出しを実質
的に同時に行わせることが可能になる。

この実施例では、メモリアレイＭ−ＡＲＹを２つ分割し
、それに対応してそれぞれにダミーセル列ＤＣＩとＤＣ
２を設ける。この理由は、例えばメモリアレイＭ−ＡＲ
Ｙ　１のデータ線を選択したときには、メモリアレイＭ
−ＡＲＹ２側のダ６−セル列ＤＣ２を選んで基準電圧を
形成する。逆に、メモリアレイＭ−ＡＲＹ２のデータ線
を選択したときには、メモリアレイＭ−ＡＲＹ　ｌ側の
ダミーセル列ＤＣＩを選らんで基準電圧を形成する。こ
のｍ戒では、メモリアレイＭ−ＡＲＹ　１のデータ線か
らの読み出しく８号は、メモリアレイＭ−ＡＲＹｌ（又
はＭ−ＡＲＹ２）の共通データ線から出力され、ダミー
セル列ＤＣ２（又はＤＣＩ）からの基準電圧は、メモリ
アレイＭ−ＡＲＹ２　（又はメモリアレイＭ−ＡＲＹＩ
）Ｉの共通データ線を通して出力される。これにより、
ｖｆ４信号が共に等しい寄生容量を持つ共通データ線を
通してセンスアンプＳＡに伝えられる。これにより、信
号伝達経路の寄生容量がバランスし、メモリセルとダミ
ーセルをＩＩ戒するＭＯＳ　Ｆ　ＥＴのコンダクタンス
比に従ってレベル差を持つ読み出し信号と基準電圧を得
ることができる。

第６図には、上記２ボ一トＲＡＭにおける書き込み系の
共通データ線と読み出し系の共通データ線の一実施例の
回路図が示されている。

書き込みアドレスと読み出しアドレスが一致した場合、
書き込み系の共通データｂＩＤｉと読み出し系の共通デ
ータＩＲｃＤＩを短絡させるスイソチＭＯ３ＦＥＴＱ３
０．Ｑ３１及びＱ３２．Ｑ３３を設ける。すなわち、ア
ドレス比較回路ＡＣＯＭＰがハイレベルの比較一致出力
を形成１７たとき、ネイソチＭＯ３ＦＥＴＱ３１とＱ３
３をオン状態１？＼ にする、このとき、メモリアレイＭ−ＡＲＹｉを選択す
る反転アドレス信号ＡＲ９がハイレベルなら、スイッチ
ＭＯ３ＦＥＴＱ３２がオン状態になって書き込み系の共
通データ線Ｄｉと読み出し系の共通データ線ＲＤＣ１に
接続して、書き込み信号をそのまま伝える。このとき、
メモリアレイＭ−ＡＲＹ２側では、書き込み系の共通デ
ータ線Ｄ１の信号がインバータ回路を介して反転されて
読み出し系の共通データ線ＲＤＣ２に伝えられる。

これにより、センスアンプＳＡには差動１３号が入力さ
れ、それの増幅出力信男が読み出し信号として出力され
る。おな、メモリアレイＭ−ＡＲＹ　２側が選択される
ときには、書き込み系の共通データ線Ｄ１の信号がイン
バータ回路Ｎ３０によって反転されてスイフチＭＯ３Ｆ
ＥＴＱ３１とＱ３２を通して読み出し共通データ線Ｒｃ
Ｄ１に伝えられ、上記のような擬似的な参照電圧として
センスアンプＳＡに伝えられる。

なお、図示しないが、センスアンプＳＡとしては６．シ
ングルエンドの差動増幅回路を２側設ｊ十で、その入力
に差動的に上記読み出し系の共通データ線ＲＣＤＩとＲ
ＣＤ２を接続し、上記アドレス信号ＡＲ９とＡＲ９によ
り一方のセンスアンプを活性化するものであってもよい
。すなわち、負荷に電流ξラー回路を用いたシングルエ
ンド構成の差動増幅回路では、出力取り出し側が高感度
であるので、高感度にある方のセンスアンプを上記アド
レス信号ＡＲ９とＡＲ９により選択するものである。

第８図には、上記第５図に示した２ボ一トＲＡＭにおけ
るダミーセル列の一実施例の回路図が示されている。

この実施例では、メモリアレイＭ−ＡＲＹ１に対応した
ダミーセルは１つのＭＯＳ　Ｆ　ＥＴから構成され、他
方のメモリアレイＭ−ＡＲＹ２に対応したダミーセルを
構成する同様なＭＯＳ　Ｆ　ＥＴと直列形態に接続され
る。すなわち、メモリアレイＭ−ＡＲＹ１とＭ−ＡＲＹ
２の一対からなるダよ一データ線間が上記ダミーセルを
構成する２つの一象５ＦＥＴにより接続される。

この実施例では、メモリアレイのデータ線及びダミーデ
ータ線は、ＰチャンネルＭＯ３ＦＥＴＱ３２なしいＱ３
７からなるＭＯＳＦＥＴにより回路の接地電位のような
ロウレベルにプリチャージされる。これに対して、共通
データＩＣＤＩとＣＤ２は、ＮチャンネルＭＯ８ＦＥＴ
Ｑ３ｏとＱ３１により電源電圧Ｖｃｃのようなハイレベ
ルにプリチャージされる。

この構成においても、メモリアレイＭ−ＡＲＹｌのデー
タ線が選択されときには、メモリアレイＭ−ＡＲＹＩ側
のダミーデータ線ＤＤ２が選択れ、メモリアレイＭ−Ａ
ＲＹ２のデータ線が選択さりときにはメモリアレイＭ−
ＡＲ￥１側のダミーデータ線ＤＤＩが選択される。これ
により、データ線とダミーデータ線がそれぞれ共通デー
タ線ＣＤＩとＣＤ２を介してセンスアンプに伝えられ、
共通データ線の寄生容量を等しくできる。

また、上記のようになプリチャージレベルに設定すると
、データ線及びダミーデータ線が選択されたとき、読み
出し１６号レベルは両者の電荷結合によりハーフプリチ
ャージ電位になり、そのハーフプリチャージ電位を基準
にして、前記第７図に示したようにロウレベルＬと基準
電圧ＶＲが変化する。これにより、差動型のセンスアン
プの最も感度が高い中間電位ごの差信号を形成すること
ができる。

このとき、共通データ線の寄生容量がデータ線やダミー
データ線の寄生容量に比べて小さいことにより、上記ハ
ーフプリチャージ電位が下がり過ぎると、センスアンプ
の感度を悪くする方向に作用する。このときには、上記
カラム選択動作が行われた後に、上記スイッチＭＯ３Ｆ
ＥＴ’Ｑ３０とＱ３１を再びオン状態にして、上記読み
出し信号の直流レベルを持ち上げるようにするものであ
ってもよい。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）一方の入出力端子から書き込みが可能にされたラ
ッチ回路を用いたシングルエンド構成のメモリセルを用
いて高集積化を図るとＬもに、メモリセルからの読み出
し信号とダミーセルを用いた形成した基準電圧とを差動
型のセンスアンプにより増幅することにより、高感度で
高速の読み出しが可能になるとい・）効果が得られる。

（２）メモリアレイを２分割し、それぞれにダミーセル
列ヲ設けて、メモリセルとダミーセルからの読み出し信
号を上記分割されたメモリアレイに対応した共通データ
線を通して出力させることにより、読み出し信号経路を
バランスさせることができるから、いっそうの読み出し
動作の安定化を実現できるという効果が得られる。

（３）データ線やダミーデ・−り線と共通データ線を逆
のＩノベルにプリチャージしておいて、カラム選択動作
によりハーフ電位にすることにより、差動型のセンスア
ンプを最も感度が高い領域で動作させることができると
いう効果が得られる。

（４）上記（３）において、ハーフ電位が落ち込みすぎ
たとき、プリチャージＭＯ３ＦＥＴを再び動作状態にす
ることによって、上記センスアンプを高感度？ｉｗ域で
動作させることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば、ダ旦−セルの構
成は、メモリセルの読み出し方式に応じて種々の実施形
態を採ることができるものである。出力回路は、上記の
ようなラッチ回路を持つの他、動作タイミング信号に応
じてセンスアンプの出力信号を出力する構成としてもよ
い。

ＲＡＭは、クロック信号ＣＬＫにより動作させるもの他
、チップイネーブル信号又はチップ選択信号により、そ
の動作を開始させるようにするものであってもよい。Ｒ
ＡＭは、スタンダードセル方式やゲートアレイ等のよう
なカスタム用大規模集積回路に内蔵されるものであって
もよい、この場合、アドレスバッファを省略して内部ア
ドレスバス等から供給されるアドレス１３号を直接的に
デコーダ回路に供給する構成としてもよい。

この発明は、シングルエンド構成のメモリセルを用いた
スタティック型ＲＡＭとして広く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、一方の入出力端子から書き込みが可能にさ
れたラッチ回路を用いたシングルエンド構成のメモリセ
ルを用いて高集積化を図るとともに、メモリセルからの
読み出し信号とダミーセルを用いた形成した基準電圧と
を差動型のセンスアンプにより増幅することにより、高
感度で高速の読み出しが可能になる。

【図面の簡単な説明】

第１図は、この発明に係るスタティック型ＲＡＭの一実
施例を示すブロック図、 第２図は、この発明に係るスタティック型ＲＡＭの一実
施例を示す要部回路図、 第３図は、この発明に係るスタティック型ＲＡＭの他の
一実施例を示す要部回路図、 第４図は、この発明に係るスタティック型ＲＡＭの更に
他の一実施例を示す要部回路図、第５図は、この発明が
適用された２ボ一トＲＡＭの一実施例を示すブロック図
、 第６図は、上記２ボ一トＲＡＭにおける書き込み系の共
通データ線と読み出し系の共通データ線の一実施例を示
す回路図、 第７図は、この発明に係るシングルエンド構成のメモリ
セルの読み出し動作の一例を説明するための波形図、 第８図は、上記２ボー）ＲＡＭにおけるダミーセル列の
一実施例の回路図が示されている。 ＸＡＤＢ、ＹＡＤＢ、ＡＤＢ・・アドレスバッファ、Ｒ
ＡＢ・・読み出し系アドレスバッファ、ＷＡＢ・・書き
込み系アドレスバッファ、ＤＣＲ・・デコーダ回路、Ｒ
ＤＣＲ・・読み出し系アドレスデコーダ回路、ＷＤＣＲ
・・書き込み系アドレスデコーダ回路、ＤＲＶ・・ドラ
イバ、ＲＤＶ・・読み出し系ワードドライバ、書き込み
系ワードトライバ、ＷＹＤＶＩ、ＷＹＤＶ２　・−書き
込み系Ｙワードドライバ、Ｍ−ＡＲＹ、Ｍ−ＡＲＹｌ、
Ｍ−ＡＲＹ２・・メモリアレイ、ＤＣＡ・・ダミーセル
アレイ、ＤＣＩ、ＤＣ２・・ダミーセル列、ＹＳＷ・・
Ｙ選択回路（カラムスイッチ回路）、ＳＡ・・センスア
ンプ、ＲＷＡ・・再書き込み回路、ＤＯＢ・・データ出
カバソファ、ＤＩＢ・・データ入力バンファ、ＴＧ・・
タイミング制御回路、ＲＴＧ・・読み出し系タイミング
発生回路、ＷＴＧ・・書き込み系タイミング発生回路、
ＡＣＯＭＰ・・アドレス比較回路 第１図 第 ４ （支） 第 図 第 図 第 ６ 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、シングルエンド構成のスタティック型メモリセルか
   らの読み出し信号を、ワード線とダミーデータ線との交
   点に設けられたダミーセルにより形成された基準電圧を
   受ける差動型のセンスアンプにより増幅することを特徴
   とする半導体記憶装置。 ２、上記スタティック型メモリセルがマトリックス配置
   されてなるメモリアレイとそれに対応したダミーアレイ
   とを一対として共通データ線を設けるとともに、一方の
   メモリアレイからの読み出し動作のとき、他方のメモリ
   アレイに対応したダミーセルを選択してそれぞれの共通
   データ線の信号を差動型のセンスアンプに入力すること
   を特徴とする特許請求の範囲第１項記載の半導体記憶装
   置。 ３、データ線を一方の電位にプリチャージし、共通デー
   タ線を他方の電位にプリチャージするとともに、上記ダ
   ミーセルは対応するものが直列形態に接続されるもので
   あることを特徴とする特許請求の範囲第２項記載の半導
   体記憶装置。