JPH0373539A - アーリー電圧の高い横型バイポーラトランジスタの製造方法 - Google Patents
アーリー電圧の高い横型バイポーラトランジスタの製造方法Info
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- JPH0373539A JPH0373539A JP1209433A JP20943389A JPH0373539A JP H0373539 A JPH0373539 A JP H0373539A JP 1209433 A JP1209433 A JP 1209433A JP 20943389 A JP20943389 A JP 20943389A JP H0373539 A JPH0373539 A JP H0373539A
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- Japan
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- thin film
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- film
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- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はバイポーラ型半導体集積回路装置や。
バイポーラトランジスタと０ＭＯ８を混載したＢｉｃＭ
Ｏ８型半導体集積回路装置などにおいて用いられる横型
バイポーラトランジスタに関するものである。
Ｏ８型半導体集積回路装置などにおいて用いられる横型
バイポーラトランジスタに関するものである。
（従来の技術）
バイポーラトランジスタを構造上から分類すると、基板
の深さ方向に形成され、電流が深さ方向に流れる縦型ト
ランジスタ（バーチカルトランジスタ）と、基板の表面
に面内方向に形成され、電流が面内方向に流れる横型ト
ランジスタ（ラテラルトランジスタ）の２種類に分類さ
れる。縦型トランジスタの特性は不純物の種類や基板な
どの物理定数でほぼ決定されるのに対し、横型トランジ
スタの特性は写真製版の条件や基板とシリコン酸化膜と
の界面状態などの影響を大きく受け、比較的不安定にな
りやすい０例えば、アナログ回路で精度上問題となるア
ーリー電圧については、横型ＰＮＰトランジスタは縦型
ＮＰＮトランジスタの１７４〜１１５程度である。
の深さ方向に形成され、電流が深さ方向に流れる縦型ト
ランジスタ（バーチカルトランジスタ）と、基板の表面
に面内方向に形成され、電流が面内方向に流れる横型ト
ランジスタ（ラテラルトランジスタ）の２種類に分類さ
れる。縦型トランジスタの特性は不純物の種類や基板な
どの物理定数でほぼ決定されるのに対し、横型トランジ
スタの特性は写真製版の条件や基板とシリコン酸化膜と
の界面状態などの影響を大きく受け、比較的不安定にな
りやすい０例えば、アナログ回路で精度上問題となるア
ーリー電圧については、横型ＰＮＰトランジスタは縦型
ＮＰＮトランジスタの１７４〜１１５程度である。
第３図に従来の横型ＰＮＰ トランジスタを示す。
Ｐ基板２上にＮ−エピタキシャル層４が形成され、エピ
タキシャル層４の表面のフィールド酸化膜１０と基板２
に到達するＰ“拡散層８によって素子領域が分離されて
いる０分離された素子領域のエピタキシャル層４と基板
２との界面にはＮ０埋込み層６が形成されている。エピ
タキシャル層４の表面にはエミッタ領域となるＰ３拡散
領域１４が形成され、その拡散領域１４を取り囲む形状
にコレクタ領域となるＰ１拡散領域１６が形成されてい
る。エピタキシャル層４はベース領域となり、コンタク
トを形成するためにＮ９拡散領域１８が形成されている
。１２はベースコンタクト１８をコレクタ領域１６と分
離するフィールド酸化膜である。
タキシャル層４の表面のフィールド酸化膜１０と基板２
に到達するＰ“拡散層８によって素子領域が分離されて
いる０分離された素子領域のエピタキシャル層４と基板
２との界面にはＮ０埋込み層６が形成されている。エピ
タキシャル層４の表面にはエミッタ領域となるＰ３拡散
領域１４が形成され、その拡散領域１４を取り囲む形状
にコレクタ領域となるＰ１拡散領域１６が形成されてい
る。エピタキシャル層４はベース領域となり、コンタク
トを形成するためにＮ９拡散領域１８が形成されている
。１２はベースコンタクト１８をコレクタ領域１６と分
離するフィールド酸化膜である。
（発明が解決しようとする課題）
高精度なアナログ特性を志向したバイポーラ回路はＮＰ
ＮトランジスタとＰＮＰトランジスタを用いて構成され
る。バイポーラ回路を全て縦型１−ランジスタによって
構成することもできるが、製造工程の簡略化とコストを
低減する０的から、縦型ＮＰＮトランジスタと横型ＰＮ
Ｐトランジスタを用いるのが一般的である。しかしなが
ら、横型ＰＮＰ トランジスタはそのアーリー電圧が低
いなど、構成される回路の特性が横型ＰＮＰ）−ランジ
スタの特性によって制限を受けることが多い。
ＮトランジスタとＰＮＰトランジスタを用いて構成され
る。バイポーラ回路を全て縦型１−ランジスタによって
構成することもできるが、製造工程の簡略化とコストを
低減する０的から、縦型ＮＰＮトランジスタと横型ＰＮ
Ｐトランジスタを用いるのが一般的である。しかしなが
ら、横型ＰＮＰ トランジスタはそのアーリー電圧が低
いなど、構成される回路の特性が横型ＰＮＰ）−ランジ
スタの特性によって制限を受けることが多い。
第３図のような横型ＰＮＰトランジスタではエピタキシ
ャル層４をベース領域としているため、ベース領域の濃
度が低い。実動作上においてコレクターベース間には逆
バイアスＶｃｂがかかっており、このＶｃｂの変動によ
りベース側の空乏層幅が変化し、実効上のベース幅が変
わる。これは所謂アーリー効果と呼ばれ、特にアナログ
回路の精度を低下させるので問題となる。
ャル層４をベース領域としているため、ベース領域の濃
度が低い。実動作上においてコレクターベース間には逆
バイアスＶｃｂがかかっており、このＶｃｂの変動によ
りベース側の空乏層幅が変化し、実効上のベース幅が変
わる。これは所謂アーリー効果と呼ばれ、特にアナログ
回路の精度を低下させるので問題となる。
アーリー効果の評価パラメータとしては、第４図に示さ
れるようにコレクタ電流Ｉｃと電圧Ｖｃｅ特性を直線で
外挿したときに交わる電圧軸上の仮想電圧Ｖａがアーリ
ー電圧である。アーリー電圧Ｖａは一般に Ｖａ＆Ｑｂ−Ａｃ／Ｃｊｃ−Ａｓ で表わされる。ここで、Ｑｂはベース濃度、Ａｃはコレ
クタ面積、Ａｓはエミッタ面積、Ｃｊｃはコレクターベ
ース間の容量である。
れるようにコレクタ電流Ｉｃと電圧Ｖｃｅ特性を直線で
外挿したときに交わる電圧軸上の仮想電圧Ｖａがアーリ
ー電圧である。アーリー電圧Ｖａは一般に Ｖａ＆Ｑｂ−Ａｃ／Ｃｊｃ−Ａｓ で表わされる。ここで、Ｑｂはベース濃度、Ａｃはコレ
クタ面積、Ａｓはエミッタ面積、Ｃｊｃはコレクターベ
ース間の容量である。
ベース濃度Ｑｂを高くすることによりベース側での空乏
層の変動を抑える方法が一般には用いられるが、横型Ｐ
ＮＰトランジスタの場合はベース領域が基板（この場合
はエピタキシャル層４）であるため、Ｑｂを高くするこ
とは困難である。また、Ａｃ、Ａｓもトランジスタサイ
ズにより決まるので、プロセスルールや回路構成上制限
がある。
層の変動を抑える方法が一般には用いられるが、横型Ｐ
ＮＰトランジスタの場合はベース領域が基板（この場合
はエピタキシャル層４）であるため、Ｑｂを高くするこ
とは困難である。また、Ａｃ、Ａｓもトランジスタサイ
ズにより決まるので、プロセスルールや回路構成上制限
がある。
そこで、本発明はコレクターベース間の容量Ｃｊｃを小
さくすることによりアーリー電圧を高め。
さくすることによりアーリー電圧を高め。
かつ、均一なベース幅をもつ高精度な横型トランジスタ
を製造する方法を提供することを目的とするものである
。
を製造する方法を提供することを目的とするものである
。
（課題を解決するための手段）
本発明では、以下の工程（Ａ）から（Ｅ）を含んで横型
バイポーラトランジスタを製造する。
バイポーラトランジスタを製造する。
（Ａ）第１導電型下地上にこの下地とは絶縁された薄膜
を形成し、この薄膜をパターン化してコレクタ領域とエ
ミッタ領域に開口を設ける工程、（Ｂ）前記薄膜パター
ンをマスクにして下地に第２導電型不純物を低濃度に導
入する工程、（Ｃ）絶縁膜を全面に形成し、異方性エツ
チングにより前記薄膜パターンの側面に側壁状に絶縁膜
を残す工程、 （Ｄ）側壁状絶縁膜をもつ前記薄膜パターンをマスクに
して下地に第２導電型不純物を高濃度に導入する工程、 （Ｅ）下地のベース領域に第１導電型不純物を導入する
工程。
を形成し、この薄膜をパターン化してコレクタ領域とエ
ミッタ領域に開口を設ける工程、（Ｂ）前記薄膜パター
ンをマスクにして下地に第２導電型不純物を低濃度に導
入する工程、（Ｃ）絶縁膜を全面に形成し、異方性エツ
チングにより前記薄膜パターンの側面に側壁状に絶縁膜
を残す工程、 （Ｄ）側壁状絶縁膜をもつ前記薄膜パターンをマスクに
して下地に第２導電型不純物を高濃度に導入する工程、 （Ｅ）下地のベース領域に第１導電型不純物を導入する
工程。
（作用）
バイポーラトランジスタのアーリー効果は、広義にはベ
ース幅変調効果（Ｂａｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａ
ｔｉｏｎＥｆｆｅｃｔ）と同義であり、狭義にはベース
幅が変わることによるコレクタ電流のコレクタ電圧依存
性をいう、コレクターベース間にＶｃｂなる電圧を与え
たときのベース側に延びる空乏層の幅ｘｂは、コレクタ
ーベース接合における一次のポアソン方程式を解けば与
えられる。均一不純物分布、階段接合の場合、完全空乏
層近似を用いて Ｘｂ：＝ （２ｉ ｌ、ｔ （Ｖｂｉ−Ｖｃｂ）Ｎｃ／
ｅ−Ｎｂ（Ｎｂ＋Ｎｃ））””と表わすことができる
。ここで、ε。は真空の誘電率、εはシリコンの比誘電
率、Ｖｂｉは拡散電位。
ース幅変調効果（Ｂａｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａ
ｔｉｏｎＥｆｆｅｃｔ）と同義であり、狭義にはベース
幅が変わることによるコレクタ電流のコレクタ電圧依存
性をいう、コレクターベース間にＶｃｂなる電圧を与え
たときのベース側に延びる空乏層の幅ｘｂは、コレクタ
ーベース接合における一次のポアソン方程式を解けば与
えられる。均一不純物分布、階段接合の場合、完全空乏
層近似を用いて Ｘｂ：＝ （２ｉ ｌ、ｔ （Ｖｂｉ−Ｖｃｂ）Ｎｃ／
ｅ−Ｎｂ（Ｎｂ＋Ｎｃ））””と表わすことができる
。ここで、ε。は真空の誘電率、εはシリコンの比誘電
率、Ｖｂｉは拡散電位。
ｅは電子の単位電荷量、Ｎｂはベース不純物濃度。
Ｎｃはコレクタ不純物濃度である。
同様にしてコレクタ側に延びる空乏層の幅Ｘｃは
Ｘｃ ＝ （２ｇ 、 ｔ （ｖｂｉ−Ｖｃｂ）Ｎｂ／
ｅ−Ｎｃ（Ｎｂ＋Ｎｃ） ）’／”と表わすことがで
きる。
ｅ−Ｎｃ（Ｎｂ＋Ｎｃ） ）’／”と表わすことがで
きる。
従来の横型ＰＮＰ トランジスタでは、Ｎｂ（：Ｎｃで
あることからベース側への空乏層の伸びがコレクタ側に
比べて非常に大きくなり、そのためアーリー電圧が低く
なる。これに対し、本発明における横型ＰＮＰトランジ
スタ（横型ＮＰＩ’１ランジスタでも同じ）では、接合
部のコレクタ濃度が低くなっているので、ベース濃度と
の差が小さくなり、ベース側への空乏層の伸びが抑えら
れ、ひいてはｄＸｂ／ｄＶｅｂのＮｂ、Ｎｅによる定数
が低くなり、アーリー電圧が高くなる。
あることからベース側への空乏層の伸びがコレクタ側に
比べて非常に大きくなり、そのためアーリー電圧が低く
なる。これに対し、本発明における横型ＰＮＰトランジ
スタ（横型ＮＰＩ’１ランジスタでも同じ）では、接合
部のコレクタ濃度が低くなっているので、ベース濃度と
の差が小さくなり、ベース側への空乏層の伸びが抑えら
れ、ひいてはｄＸｂ／ｄＶｅｂのＮｂ、Ｎｅによる定数
が低くなり、アーリー電圧が高くなる。
（実施例）
第１図により本発明を横型ＰＮＰトランジスタの製造方
法に適用した実施例を説明する。
法に適用した実施例を説明する。
（Ａ）通常のバイポーラプロセス又はＢ１ＣＭＯＳプロ
セスと同様に、Ｐ基板２にアンチモン埋込み層６を設け
、さらにＮ−エピタキシャル層４を形成する。
セスと同様に、Ｐ基板２にアンチモン埋込み層６を設け
、さらにＮ−エピタキシャル層４を形成する。
その後、各々の素子を分離するために、エピタキシャル
層４の表面から基板２に到達する深さのＰ４拡散層８を
形成する。
層４の表面から基板２に到達する深さのＰ４拡散層８を
形成する。
（Ｂ）素子分離のためにエピタキシャル層４の表面にフ
ィールド酸化膜１０と、コレクタ領域とベース領域を分
離するためのフィールド酸化膜１２を同じ工程で形成す
る。
ィールド酸化膜１０と、コレクタ領域とベース領域を分
離するためのフィールド酸化膜１２を同じ工程で形成す
る。
ゲート酸化膜２０を形成し、その上に多結晶シリコン膜
２２を堆積し、写真製版とエツチングによって多結晶シ
リコン膜２２とゲート酸化膜２゜をパターン化する。ゲ
ート酸化膜２ｏと多結晶シリコン膜２２による薄膜パタ
ーンは、コレクタ領域、エミッタ領域及びベースコンタ
クトａ 域ニｇ口をもつパターンである。
２２を堆積し、写真製版とエツチングによって多結晶シ
リコン膜２２とゲート酸化膜２゜をパターン化する。ゲ
ート酸化膜２ｏと多結晶シリコン膜２２による薄膜パタ
ーンは、コレクタ領域、エミッタ領域及びベースコンタ
クトａ 域ニｇ口をもつパターンである。
ベースコンタクト領域をレジストで被い、コレクタ領域
とエミッタ領域には多結晶シリコン膜２２とゲート酸化
膜２０によるパターンをマスクにしてボロンを１０”／
ａ ｍ”程度イオン注入し、熱処理を施してドライブ
を行なう、２４はエピタキシャル層４に注入されたコレ
クタ領域とエミッタ領域のための拡散領域である。これ
らの拡散領域２４の不純物濃度は通常のバイポーラトラ
ンジスタのコレクタ領域及びエミッタ領域の不純物濃度
よりも低い。
とエミッタ領域には多結晶シリコン膜２２とゲート酸化
膜２０によるパターンをマスクにしてボロンを１０”／
ａ ｍ”程度イオン注入し、熱処理を施してドライブ
を行なう、２４はエピタキシャル層４に注入されたコレ
クタ領域とエミッタ領域のための拡散領域である。これ
らの拡散領域２４の不純物濃度は通常のバイポーラトラ
ンジスタのコレクタ領域及びエミッタ領域の不純物濃度
よりも低い。
（Ｃ）全面にＰＳＧ膜を堆積し、ＲＩＥ法などの異方性
エツチング法により全面エツチングを行なう、これによ
り、多結晶シリコン膜２２とゲート酸化ｌｌＩ２０によ
る薄膜パターンの側面には側壁状ｐｓａ膜２６が残る。
エツチング法により全面エツチングを行なう、これによ
り、多結晶シリコン膜２２とゲート酸化ｌｌＩ２０によ
る薄膜パターンの側面には側壁状ｐｓａ膜２６が残る。
（Ｄ）ベースコンタクト領域をレジストで被い、コレク
タ領域とエミッタ領域には側壁ＰＳＧ膜２膜製６つ薄膜
パターンをマスクにしてボロンを１Ｑ１４／ ｃ、％程
度イオン注入し、ドライブを行なう、２８ｃ、２８ｇは
この工程によりエピタキシャル層４に導入されたＰ０不
純物拡散領域であり、これらの拡散領域２８ｃ、２８ｇ
の不純物罐度は従来のバイポーラトランジスタのコレク
タ領域及びエミッタ領域の不純物濃度と同等である。
タ領域とエミッタ領域には側壁ＰＳＧ膜２膜製６つ薄膜
パターンをマスクにしてボロンを１Ｑ１４／ ｃ、％程
度イオン注入し、ドライブを行なう、２８ｃ、２８ｇは
この工程によりエピタキシャル層４に導入されたＰ０不
純物拡散領域であり、これらの拡散領域２８ｃ、２８ｇ
の不純物罐度は従来のバイポーラトランジスタのコレク
タ領域及びエミッタ領域の不純物濃度と同等である。
先に工程（Ｂ）で不純物が導入されて形成されたコレク
タ領域２４ｃ、エミッタ領域２４ｅよりも小さい面積に
高濃度のコレクタ領域２８ｃ、エミッタ領域２８ｓがそ
れぞれ形成されている。
タ領域２４ｃ、エミッタ領域２４ｅよりも小さい面積に
高濃度のコレクタ領域２８ｃ、エミッタ領域２８ｓがそ
れぞれ形成されている。
その後、コレクタ領域とエミッタ領域をレジストで被い
、ベースコンタクト領域にはリン又は砒素などのＮ型不
純物を１０” 〜１０”／ ａ ｍ”程度イオン注入し
、ドライブを行なってベースコンタクト領域３０を形成
する。
、ベースコンタクト領域にはリン又は砒素などのＮ型不
純物を１０” 〜１０”／ ａ ｍ”程度イオン注入し
、ドライブを行なってベースコンタクト領域３０を形成
する。
なお、その後に形成される層間絶縁膜、電極、パッシベ
ーション膜などの図示は省略しである一０第１図（Ｄ）
に示されるように１本発明により製造される横型ＰＮＰ
トランジスタによれば、工ミッタ領域２８ｅと対向す
る側のコレクタ領域２８ｃの端部に従来のコレクタ領域
よりも低濃度のコレクタ領域２４ｅが形成されている。
ーション膜などの図示は省略しである一０第１図（Ｄ）
に示されるように１本発明により製造される横型ＰＮＰ
トランジスタによれば、工ミッタ領域２８ｅと対向す
る側のコレクタ領域２８ｃの端部に従来のコレクタ領域
よりも低濃度のコレクタ領域２４ｅが形成されている。
コレクタ領域とエミッタ領域間の距離、すなわちベース
幅ｗｂを１．５μｍになるように形成したときのアーリ
ー電圧を、低濃度領域２４ｃ、２４ｅがない従来のアー
リー電圧と比較した例を第２図に示す。
幅ｗｂを１．５μｍになるように形成したときのアーリ
ー電圧を、低濃度領域２４ｃ、２４ｅがない従来のアー
リー電圧と比較した例を第２図に示す。
Ａは本発明による場合であり、Ｖａｉはそのアーリー電
圧、Ｂは従来の場合であり、Ｖａｌはそのアーリー電圧
である。その結果、アーリー電圧は低濃度領域のない従
来のものに比べて約１．５倍に高くなっている。
圧、Ｂは従来の場合であり、Ｖａｌはそのアーリー電圧
である。その結果、アーリー電圧は低濃度領域のない従
来のものに比べて約１．５倍に高くなっている。
この実施例ではコレクタ領域とエミッタ領域を形成する
薄膜パターンとしてゲート酸化膜と多結晶シリコン膜に
よる薄膜パターンを用いている。
薄膜パターンとしてゲート酸化膜と多結晶シリコン膜に
よる薄膜パターンを用いている。
このような薄膜パターンの構造はＢ１ＣＭＯＳプロセス
で特に有効である。ＭＯＳトランジスタを形成する際に
、ゲート酸化膜とゲート電極用多結晶シリコン膜が形成
されるからであり、そのゲート電極形成工程により薄膜
パターンを形成することができるからである。また、Ｍ
ＯＳトランジスタの微細化にともなってＬＤＤ構造が用
いられるが、薄膜パターンの側壁に設ける絶縁膜２６は
そのＬＤＤ構造の形成の際に用いられるものと併用でき
るからである。
で特に有効である。ＭＯＳトランジスタを形成する際に
、ゲート酸化膜とゲート電極用多結晶シリコン膜が形成
されるからであり、そのゲート電極形成工程により薄膜
パターンを形成することができるからである。また、Ｍ
ＯＳトランジスタの微細化にともなってＬＤＤ構造が用
いられるが、薄膜パターンの側壁に設ける絶縁膜２６は
そのＬＤＤ構造の形成の際に用いられるものと併用でき
るからである。
（発明の効果）
本発明ではコレクタ領域とエミッタ領域を形成するため
に、薄膜パターンを形成し、その側面に側壁状絶縁膜を
残し、不純物導入によって高濃度不純物領域の外側に低
濃度不純物領域が形成されるようにしたので、ベース幅
が薄膜パターンにより自己整合的に決定され、精度よく
形成される。
に、薄膜パターンを形成し、その側面に側壁状絶縁膜を
残し、不純物導入によって高濃度不純物領域の外側に低
濃度不純物領域が形成されるようにしたので、ベース幅
が薄膜パターンにより自己整合的に決定され、精度よく
形成される。
一定の条件でコレクターベース接合容１１Ｃｊｃを求め
ると、コレクタ領域の外側に低濃度不純物領域をもたな
い従来の横型ＰＮＰトランジスタと比べると約１０％も
容量が低減されており、このことからもアーリー効果に
有効であることがわかる。
ると、コレクタ領域の外側に低濃度不純物領域をもたな
い従来の横型ＰＮＰトランジスタと比べると約１０％も
容量が低減されており、このことからもアーリー効果に
有効であることがわかる。
このように、本発明の方法によれば、アーリー電圧が高
く、ベース幅の均一な、したがって高精度アナログ回路
に用いるのに適する横型バイポーラトランジスタを製造
することができる。
く、ベース幅の均一な、したがって高精度アナログ回路
に用いるのに適する横型バイポーラトランジスタを製造
することができる。
第１図は一実施例の製造方法を示す工程断面図。
第２図は一実施例における横型ＰＮＰトランジスタと従
来の横型ＰＮＰ）−ランジスタのアーリー電圧を比較す
る図、第３図は従来の横型ＰＮＰトランジスタを示す断
面図、第４図はアーリー電圧を説明する図である。 ２・・・・・・基板、４・・・・・・エピタキシャル層
、６・・・・・・埋込み層、２４ｃ・・・・・・低濃度
コレクタ領域、２８Ｃ・・・・・・高濃度コレクタ領域
、２４ｅ・・・・・・低濃度エミッタ領域、２８ｃ・・
・・・・高濃度コレクタ領域、２８ｅ・・・・・・高濃
度エミッタ領域、３０・・・・・・ベースコンタクト領
域。 第１図
来の横型ＰＮＰ）−ランジスタのアーリー電圧を比較す
る図、第３図は従来の横型ＰＮＰトランジスタを示す断
面図、第４図はアーリー電圧を説明する図である。 ２・・・・・・基板、４・・・・・・エピタキシャル層
、６・・・・・・埋込み層、２４ｃ・・・・・・低濃度
コレクタ領域、２８Ｃ・・・・・・高濃度コレクタ領域
、２４ｅ・・・・・・低濃度エミッタ領域、２８ｃ・・
・・・・高濃度コレクタ領域、２８ｅ・・・・・・高濃
度エミッタ領域、３０・・・・・・ベースコンタクト領
域。 第１図
Claims (1)
- （１）以下の工程（Ａ）から（Ｅ）を含む横型バイポー
ラトランジスタの製造方法。 （Ａ）第１導電型下地上にこの下地とは絶縁された薄膜
を形成し、この薄膜をパターン化してコレクタ領域とエ
ミッタ領域に開口を設ける工程、（Ｂ）前記薄膜パター
ンをマスクにして下地に第２導電型不純物を低濃度に導
入する工程、 （Ｃ）絶縁膜を全面に形成し、異方性エッチングにより
前記薄膜パターンの側面に側壁状に絶縁膜を残す工程、 （Ｄ）側壁状絶縁膜をもつ前記薄膜パターンをマスクに
して下地に第２導電型不純物を高濃度に導入する工程。 （Ｅ）下地のベース領域に第１導電型不純物を導入する
工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1209433A JPH0373539A (ja) | 1989-08-11 | 1989-08-11 | アーリー電圧の高い横型バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1209433A JPH0373539A (ja) | 1989-08-11 | 1989-08-11 | アーリー電圧の高い横型バイポーラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0373539A true JPH0373539A (ja) | 1991-03-28 |
Family
ID=16572782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1209433A Pending JPH0373539A (ja) | 1989-08-11 | 1989-08-11 | アーリー電圧の高い横型バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0373539A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0657944A2 (en) * | 1993-12-09 | 1995-06-14 | Nortel Networks Corporation | Gate controlled lateral bipolar junction transistor and method of fabrication thereof |
| US5777375A (en) * | 1994-02-21 | 1998-07-07 | Kabushiki Kaisha Toshiba | Semiconductor device improved in a structure of an L-PNP transistor |
| US6136726A (en) * | 1996-07-19 | 2000-10-24 | Sony Corporation | Method of forming interlayer film by altering fluidity of deposited layers |
| JP2007080847A (ja) * | 2005-09-09 | 2007-03-29 | Mitsumi Electric Co Ltd | 半導体装置 |
| CN106158936A (zh) * | 2015-04-16 | 2016-11-23 | 北大方正集团有限公司 | 双极型晶体管的制备方法和双极型晶体管 |
-
1989
- 1989-08-11 JP JP1209433A patent/JPH0373539A/ja active Pending
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