JPH0373574A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0373574A JPH0373574A JP20868789A JP20868789A JPH0373574A JP H0373574 A JPH0373574 A JP H0373574A JP 20868789 A JP20868789 A JP 20868789A JP 20868789 A JP20868789 A JP 20868789A JP H0373574 A JPH0373574 A JP H0373574A
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- Japan
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- gate
- integrated circuit
- gate length
- electrode
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000005669 field effect Effects 0.000 claims 2
- 239000002184 metal Substances 0.000 abstract description 14
- 230000006378 damage Effects 0.000 abstract description 4
- 239000012535 impurity Substances 0.000 abstract description 4
- 230000003068 static effect Effects 0.000 abstract description 4
- 238000009792 diffusion process Methods 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000000969 carrier Substances 0.000 description 2
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体集積回路に関し、特に出力端子に静電
気等により印加される高電圧に対して保護機能が備えら
れた半導体集積回路に関する。
気等により印加される高電圧に対して保護機能が備えら
れた半導体集積回路に関する。
［従来の技術］
ＭＯＳ型の半導体集積回路の出力部分においては、通常
、第４図に示すように、特別な保護素子を設けることな
く、出力Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ １ 、 Ｑ ｚは
直接出力端子に接続されている。そして、その保護対策
は、従来、出力ＭＯＳＦＥＴのゲート長りおよびゲー）
１１Ｗをある規定の値に設定することによってなされて
いる。
、第４図に示すように、特別な保護素子を設けることな
く、出力Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ １ 、 Ｑ ｚは
直接出力端子に接続されている。そして、その保護対策
は、従来、出力ＭＯＳＦＥＴのゲート長りおよびゲー）
１１Ｗをある規定の値に設定することによってなされて
いる。
第５図（ａ）は、従来のｎチャネル出力ＭＯ９ＦＥＴの
平面図である。同図に示すように、ゲート電極３Ｃの両
側に設けられたドレイン領域４ａとソース領域４ｂには
、それぞれコンタクト６を介してトレイン電極、ソース
電極を構成する金属配線２ｇ、５が接続されており、そ
して、金属配線５は接地され、金属配線２ｇは出力端子
１に接続されている。また、ゲート電極３Ｃはコンタク
ト７を介して図示されない金属配線に接続されている。
平面図である。同図に示すように、ゲート電極３Ｃの両
側に設けられたドレイン領域４ａとソース領域４ｂには
、それぞれコンタクト６を介してトレイン電極、ソース
電極を構成する金属配線２ｇ、５が接続されており、そ
して、金属配線５は接地され、金属配線２ｇは出力端子
１に接続されている。また、ゲート電極３Ｃはコンタク
ト７を介して図示されない金属配線に接続されている。
次に、第５図（ｂ）を参照して第５図（ａ）のトランジ
スタの保護素子としての基本動作を説明する。この素子
においては、基本的には、ｎチャネルＭＯ８ＦＥＴに寄
生的に存在するｎｐｎバイポーラトランジスタを利用す
る。すなわち、外部端子よりｎ型拡散層であるドレイン
領域４ａに高電圧が印加された場合、この領域とｐｅ半
導体基板８との間でブレーク・ダウンが生じ、ｐ型半導
体基板８中に多数キャリアであるホールが注入され、ド
リフトによってＧＮＤｉ位のコンタクトへ流れて行く、
これによって、ｎ型拡散層であるソース領域４ｂ近傍の
ｐ型半導体基板の電位が上昇する。そのため、そこの接
合が順方向にバイアスされ、ｎ型拡散層であるソース領
域４ｂより少数キャリアであるエレクトロンが注入され
る。このエレクトロンは、一部はｐ型半導体基板中に拡
散し再結合し消失するが大部分は近くにあるｎ型拡散層
であるドレイン領域４ａ内に流れ込む、この時の電圧−
電流特性を第６図に示す、■の領域はｐｎ接合のブレー
ク・ダウンによって電流が流れている領域であり、■の
領域は寄生ｎｐｎバイポーラトランジスタが導通してい
る領域である。
スタの保護素子としての基本動作を説明する。この素子
においては、基本的には、ｎチャネルＭＯ８ＦＥＴに寄
生的に存在するｎｐｎバイポーラトランジスタを利用す
る。すなわち、外部端子よりｎ型拡散層であるドレイン
領域４ａに高電圧が印加された場合、この領域とｐｅ半
導体基板８との間でブレーク・ダウンが生じ、ｐ型半導
体基板８中に多数キャリアであるホールが注入され、ド
リフトによってＧＮＤｉ位のコンタクトへ流れて行く、
これによって、ｎ型拡散層であるソース領域４ｂ近傍の
ｐ型半導体基板の電位が上昇する。そのため、そこの接
合が順方向にバイアスされ、ｎ型拡散層であるソース領
域４ｂより少数キャリアであるエレクトロンが注入され
る。このエレクトロンは、一部はｐ型半導体基板中に拡
散し再結合し消失するが大部分は近くにあるｎ型拡散層
であるドレイン領域４ａ内に流れ込む、この時の電圧−
電流特性を第６図に示す、■の領域はｐｎ接合のブレー
ク・ダウンによって電流が流れている領域であり、■の
領域は寄生ｎｐｎバイポーラトランジスタが導通してい
る領域である。
以上のように、寄生ｎｐｎバイポーラトランジスタが導
通することにより大電流を流すことが可能となり、外部
からの高電圧を発生させる電荷を速やかに放電させゲー
ト酸化膜を静電破壊から守っている。
通することにより大電流を流すことが可能となり、外部
からの高電圧を発生させる電荷を速やかに放電させゲー
ト酸化膜を静電破壊から守っている。
ここで問題となるのは大電流が流れることによるｐｎ接
合の破壊である。これを防止するためには、接合部にお
ける単位面積当たりの電流量すなわち電流密度を小さく
する必要がある。これを達成するための手段としては、
第１に、寄生ｐｎｐバイポーラトランジスタのベース幅
、つまり、ＭＯＳＦＥＴのゲート長りを大きくすること
が、第２に、電流を流す接合部の面積を増加させる、つ
まり、ゲート幅を大きくすることが考えられる。
合の破壊である。これを防止するためには、接合部にお
ける単位面積当たりの電流量すなわち電流密度を小さく
する必要がある。これを達成するための手段としては、
第１に、寄生ｐｎｐバイポーラトランジスタのベース幅
、つまり、ＭＯＳＦＥＴのゲート長りを大きくすること
が、第２に、電流を流す接合部の面積を増加させる、つ
まり、ゲート幅を大きくすることが考えられる。
［発明が解決しようとする課題］
上述した従来の技術のうち前者ではゲート長は寄生バイ
ポーラトランジスタを導通させる電圧によって決まるも
のであるので、これを−室以上に大きくすることは出力
ＭＯＳＦＥＴの保護機能の低下をもたらすことになり、
また平常状態においてＭＯＳＦＥＴの電流供給能力の低
下を招き正常なトランジスタ動作を阻害することになる
。
ポーラトランジスタを導通させる電圧によって決まるも
のであるので、これを−室以上に大きくすることは出力
ＭＯＳＦＥＴの保護機能の低下をもたらすことになり、
また平常状態においてＭＯＳＦＥＴの電流供給能力の低
下を招き正常なトランジスタ動作を阻害することになる
。
一方、後者に従うと電流容量は増加するが大面積を要す
ることになるので、微細化されたプロセスの効果を減殺
し集積回路の高密度化を困難にする。
ることになるので、微細化されたプロセスの効果を減殺
し集積回路の高密度化を困難にする。
［課題を解決するための手段］
本発明の半導体集積回路においては、出力端子に接続さ
れるＭＯＳＦＥＴのドレイン電極は複数に分割され、ゲ
ート電極のゲート長は出力端子に直接接続されたトレイ
ン電極に対向する部分で最も長くなるようになされ、そ
れ以外のドレイン電極に対向する部分については前記出
力端子に直接接続されたトレイン電極に対向する部分か
ら離れるにつれて順次短くなされている。
れるＭＯＳＦＥＴのドレイン電極は複数に分割され、ゲ
ート電極のゲート長は出力端子に直接接続されたトレイ
ン電極に対向する部分で最も長くなるようになされ、そ
れ以外のドレイン電極に対向する部分については前記出
力端子に直接接続されたトレイン電極に対向する部分か
ら離れるにつれて順次短くなされている。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示す平面図である。同図
において、第５図に示した従来例と共通する部分には同
一の参照番号が付されているので重複した説明は省略す
るが、この実施例では、ドレイン電極を構成する金属配
線が２ａ、２ｂ、２Ｃと３つに分割されており、各金属
配線はドレイン領域４ａを構成する不純物拡散領域によ
って接続されている。そして、ゲート電極３ａは、各金
属配線２ａ、２ｂ、２ｃの部分でそのゲート長がり、、
Ｌ２＋ ｔ、、に設定されている。ここ番こり。
において、第５図に示した従来例と共通する部分には同
一の参照番号が付されているので重複した説明は省略す
るが、この実施例では、ドレイン電極を構成する金属配
線が２ａ、２ｂ、２Ｃと３つに分割されており、各金属
配線はドレイン領域４ａを構成する不純物拡散領域によ
って接続されている。そして、ゲート電極３ａは、各金
属配線２ａ、２ｂ、２ｃの部分でそのゲート長がり、、
Ｌ２＋ ｔ、、に設定されている。ここ番こり。
＞ Ｌ ２ ＞ Ｌ ｓである。なお、８は、各ＭＯＳ
ＦＥＴのチャネルを分離するために、ソース・ドレイン
領域を形式する際にｎ型不純物がドープされなかった領
域である。
ＦＥＴのチャネルを分離するために、ソース・ドレイン
領域を形式する際にｎ型不純物がドープされなかった領
域である。
第２図は、第１図の装置の等価回路図を示す。
Ｒ１、Ｒ３、Ｒ５はＭＯＳＦＥＴが高電圧によって導通
したときのオン抵抗であり、Ｒ，、Ｒ４は配線としての
拡散層抵抗を示している。これらの抵抗値と出力ＭＯＳ
ＦＥＴの各部分に流れる電流１１、Ｉ２、ＩＳは、外部
端子に印加される電圧をＶとして、次式で与えられる。
したときのオン抵抗であり、Ｒ，、Ｒ４は配線としての
拡散層抵抗を示している。これらの抵抗値と出力ＭＯＳ
ＦＥＴの各部分に流れる電流１１、Ｉ２、ＩＳは、外部
端子に印加される電圧をＶとして、次式で与えられる。
Ｉ Ｉ＝ Ｖ ／ Ｒ１
１２−（Ｒａ ＋Ｒ５）・Ｖ／ （（Ｒｚ ＋Ｒｓ ）
（Ｒ４＋ Ｒ５） ＋ Ｒ２Ｒｓ Ｉ ｔ３ ＝Ｒ１・Ｖ／ （（Ｒａ ＋Ｒｓ ） （Ｒ４
＋Ｒ９） ＋ Ｒ２Ｒ３） ここで、Ｉｔ ＞１２＞Ｉｔ 、（Ｒａ 、Ｒ２、Ｒｓ
）＝１０Ω〜２０Ω、（Ｒ１，Ｒ２、Ｒｓ ）＞ （Ｒ
２、Ｒ１）の条件を満たすように、ゲート幅およびゲー
ト電極レイアウトを決定する。
（Ｒ４＋ Ｒ５） ＋ Ｒ２Ｒｓ Ｉ ｔ３ ＝Ｒ１・Ｖ／ （（Ｒａ ＋Ｒｓ ） （Ｒ４
＋Ｒ９） ＋ Ｒ２Ｒ３） ここで、Ｉｔ ＞１２＞Ｉｔ 、（Ｒａ 、Ｒ２、Ｒｓ
）＝１０Ω〜２０Ω、（Ｒ１，Ｒ２、Ｒｓ ）＞ （Ｒ
２、Ｒ１）の条件を満たすように、ゲート幅およびゲー
ト電極レイアウトを決定する。
このようにすることにより、外部端子に高電圧が印加さ
れたときに適当な高い抵抗をもって、外部端子−接地間
を導通させることができるので、過大な電流の流入を防
止しつつ静電荷を速やかに放電させることができる。ま
た、正常動作時においては、ＭＯＳＦＥＴのオン抵抗に
対して抵抗Ｒ２、Ｒ４の抵抗値は相対的低下するので、
ゲート長の短い部分の電流を有効に使って十分な電流供
給能力を確保することができる。
れたときに適当な高い抵抗をもって、外部端子−接地間
を導通させることができるので、過大な電流の流入を防
止しつつ静電荷を速やかに放電させることができる。ま
た、正常動作時においては、ＭＯＳＦＥＴのオン抵抗に
対して抵抗Ｒ２、Ｒ４の抵抗値は相対的低下するので、
ゲート長の短い部分の電流を有効に使って十分な電流供
給能力を確保することができる。
第３図は、本発明の他の実施例を示す平面図であって、
この実施例では、出力端子ｌに接続された金属配線２ｄ
がドレイン電極の中央を占めており、その両側に２個ず
つの金属配線２ｅ、２ｆが配置され、この金属配線の精
成に対応してゲート電極３ｂはその中央においてそのゲ
ート長が最大となっている。そして、ドレイン電極を構
成する各金属配線間は抵抗として機能する細い金属配線
によって接続されている。この構成により電流が特定の
コンタクトに集中するのを防止することができる。
この実施例では、出力端子ｌに接続された金属配線２ｄ
がドレイン電極の中央を占めており、その両側に２個ず
つの金属配線２ｅ、２ｆが配置され、この金属配線の精
成に対応してゲート電極３ｂはその中央においてそのゲ
ート長が最大となっている。そして、ドレイン電極を構
成する各金属配線間は抵抗として機能する細い金属配線
によって接続されている。この構成により電流が特定の
コンタクトに集中するのを防止することができる。
［発明の効果コ
以上説明したように、本発明は、出力ＭＯＳＦＥＴのゲ
ート長を段階的に変化させたものであるので、本発明に
よれば、チップ面積を増大させることなく出力ＭＯＳＦ
ＥＴを静電気等によって生じる高電圧印加による破壊か
ら保護することができる。ｔ、た、本発明によれば、ｉ
ｔ圧圧印待時電流を制限しつつ正常動作時において十分
な電流を供給することができる。
ート長を段階的に変化させたものであるので、本発明に
よれば、チップ面積を増大させることなく出力ＭＯＳＦ
ＥＴを静電気等によって生じる高電圧印加による破壊か
ら保護することができる。ｔ、た、本発明によれば、ｉ
ｔ圧圧印待時電流を制限しつつ正常動作時において十分
な電流を供給することができる。
第１図は、本発明の一実施例を示す平面図、第２図は、
その等価回路図、第３図は、本発明の他の実施例を示す
平面図、第４図は、ＭＯ８型集積回路の出力部分の回路
図、第５図（ａ）は、従来例を示す平面図、第５図（ｂ
〉、第６図は、その動作説明図である。 １・・・出力端子、 ２ａ〜２ｇ・・・金属配線（ド
レイン電極）、 ３ａ〜３Ｃ・・・ゲート電極、４ａ
・・・トレイン領域、 ４ｂ・・・ソース領域、５・
・・金属配線〈ソース電極〉、 ６．７・・・コンタ
クト、 ８・・・ｐ型半導体基板。
その等価回路図、第３図は、本発明の他の実施例を示す
平面図、第４図は、ＭＯ８型集積回路の出力部分の回路
図、第５図（ａ）は、従来例を示す平面図、第５図（ｂ
〉、第６図は、その動作説明図である。 １・・・出力端子、 ２ａ〜２ｇ・・・金属配線（ド
レイン電極）、 ３ａ〜３Ｃ・・・ゲート電極、４ａ
・・・トレイン領域、 ４ｂ・・・ソース領域、５・
・・金属配線〈ソース電極〉、 ６．７・・・コンタ
クト、 ８・・・ｐ型半導体基板。
Claims (1)
- ドレイン電極が出力端子に接続された絶縁ゲート型電
界効果トランジスタを具備する半導体集積回路おいて、
前記ドレイン電極は抵抗体で接続された複数の電極に分
割されその中の一つの電極に出力端子が接続されており
かつ前記絶縁ゲート型電界効果トランジスタのゲート電
極はそのゲート長が前記出力端子に接続された前記電極
に対向する部分で最も長くなされ該部分から離れるにつ
れて段階的に短くなされていることを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20868789A JPH0373574A (ja) | 1989-08-12 | 1989-08-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20868789A JPH0373574A (ja) | 1989-08-12 | 1989-08-12 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0373574A true JPH0373574A (ja) | 1991-03-28 |
Family
ID=16560410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20868789A Pending JPH0373574A (ja) | 1989-08-12 | 1989-08-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0373574A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6064095A (en) * | 1998-03-10 | 2000-05-16 | United Microelectronics Corp. | Layout design of electrostatic discharge protection device |
| JP2002319629A (ja) * | 2000-11-01 | 2002-10-31 | Seiko Instruments Inc | 半導体装置 |
| US6750517B1 (en) * | 2000-11-06 | 2004-06-15 | Taiwan Semiconductor Manufacturing Company | Device layout to improve ESD robustness in deep submicron CMOS technology |
| JP2007294939A (ja) * | 2006-03-31 | 2007-11-08 | Oki Electric Ind Co Ltd | 半導体装置 |
-
1989
- 1989-08-12 JP JP20868789A patent/JPH0373574A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6064095A (en) * | 1998-03-10 | 2000-05-16 | United Microelectronics Corp. | Layout design of electrostatic discharge protection device |
| JP2002319629A (ja) * | 2000-11-01 | 2002-10-31 | Seiko Instruments Inc | 半導体装置 |
| US6750517B1 (en) * | 2000-11-06 | 2004-06-15 | Taiwan Semiconductor Manufacturing Company | Device layout to improve ESD robustness in deep submicron CMOS technology |
| JP2007294939A (ja) * | 2006-03-31 | 2007-11-08 | Oki Electric Ind Co Ltd | 半導体装置 |
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