JPH0375842A - 誤制御防止回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 例えば、計測通信制御システムで使用される誤制御防止
回路に関し、 コンピュータが暴走している時は外部に誤った制御信号
を出力しない様にすることを目的とし、正常動作時は時
間Ｔ、経過ごとにリセット信号を送出するコンピュータ
と該リセット信号が入力する度にリセ・ノドされるが２
時間Ｔ１経過しても該リセット信号が入力しない時に該
コンピュータの動作をリセットするコンピュータリセッ
ト信号を送出する動作監視部分とを有する制御部分を含
む制御部において、該コンピュータからの制御データを
保持した後、デコートしで得られた制御信号を該リセッ
ト信号を用いてラッチして出力するが、夕イマリセット
信号が入力した時に保持、ラッチされている該制御デー
タ、制御信号かり七ソトされる誤制御防止手段と、該リ
セット信号が入力する度にリセッ１へされるが、該リセ
ット信号入力後時間Ｔ３経過しても該リセット信号が入
力しない時に該タイマリセット信号を送出するタイマ手
段とを有する様に構成する。

〔産業上の利用分野〕

本発明は１例えば計測通信制御システＪ、で使用される
誤制御防止回路に関するものである。

電力会社などの電力系統制御やヒル管理システムなどに
用いられる計測通信制御システムは遠隔の機器や設備の
監視、計測または制御を行うシステムであり、第４図は
計測通信制御システム構成図例を示す。

図に示す様に、計測通信制御システムは有人の親局、伝
送路および無人の子局から構成されるか親局の制御指令
は制御卓１１を介して親局遠隔制御装置（以下２ｍ局Ｔ
Ｃと省略する）に送られる。

親局ＴＣ１２は伝送路上で生ずるエラーが除去できる様
に符号化し７て送信データを生威し、このデクを伝送路
を介して子局遠隔被制御装置（以下。

子局ＴＣと省略する）１３に送出する。

子局ＴＣは受信データに誤りがあるか否かをチエツクし
、誤りがなければ受信データから制御信号を取り出し、
これを５例えばオン／オフ信号に変換して設備または機
器の制御を行・う。

ここで、近年は制御指令の複雑化１機器の小型化の１頃
向にあるので、子局ＴＣにマイクロコンピュータ（μｍ
ＣＰＵ）を内蔵させてソフト的に処理させることにより
これに対処させている。

この時１μｍＣＰＵが暴走して誤った制御信号を送出す
るとシステムの信頼度を低下させるので、暴走時には制
御信号を送出しない様にすることが必要である。

［従来の技術］ 第５図は従来例のブロック図（子局ＴＣ）、第６図は第
５図の動作説明図、第７図はウォッチドッグタイマとμ
ｍＣＰＵとの動作説明図を示す。

尚、第６図中の左側の符号は第５図中の同し符号の部分
の動作説明図を示す。以下、第６図、第７図を参照して
第５図の動作を説明する。

先ず、第５図において受信部２Ｉは伝送路を介して入力
したデータに誤りがあるか否かをチエツクし、誤りがあ
れば１例えば再送させて誤りのない制御情報のみを保持
する。

一方、制御部分３の中のμｍＣＰＩＩ　３１ばハスイン
タフェース３３．システムハス２２を介して受信部が保
持している情報を取り込み、これが制御情報であること
を認識したらアドレスと制御データをハスインタフェー
ス３３．システムハス２２を介して制御信号出力部分４
に送出する。

ここで、上記のアドレスは制御部分３が制御する複数の
制御信号出力部分のうち、特定の制御信号出力部分４を
指定する為のものである。また。

制御データは制御信号出力部分４が制御しなければなら
ない被制御部分が複数ある時は被制御部分を指定する制
御アドレスと指定した被制御部分をオン／オフ／現状維
持の制御信号を含むが、説明の簡略化の為、被制御部分
はリレーＲＬのみの為に制御アドレスなしで制御データ
のみとする。

さて、制御信号出力部分４の中のデコーダ４２は入力し
たアＦ゛レスが自分のアドレスと一致していることを検
出したので、ここからクロックＣＫを出力ハシファレジ
スタ４１に送出する。そこで、システムバス２２を介し
て入力した制御データが前記の出力ハッファレジスタに
保持され、保持されたデータが検定部分４４とデコーダ
４３に加えられる。

検定部分は入力したｎビットデータの内、マクが規定通
りｍビット（ｎ＞ｍ）あるか否かを検定し１ｍビットあ
ればＡＮＤゲート４５をオンにするが、否でれば前記レ
ジスタ４１をリセットする。

また、デコーダ４３ばデータをデコードして２例えばオ
ンの制御信号を生成し、オンになったＡＮＤゲート４５
を介してリレーＲＬを駆動するので、リレ接点ｒＩ！、
がオンになり、設備または機器の被制御部分にオンの情
報が送出される（第６図−■〜■の左側参照）。

次ａこ、制御部分３の中のウォンチドソグタイマ（以下
、　ＷＤＴと省略する）３２ばカウンタで構成され、第
７図に示す様にリセット後１時間Ｔ２の間カウント動作
したらタイムオーバを示す信号を送出する様になってい
る。そこで１μｍＣＰＵ　３１が時間Ｔ、（Ｔ、＜Ｔ２
）毎にＷＤＴにリセット信号を送出れば。

ここからタイムオーバ信号は送出されない（第７図−■
〜■の左側参照）。

しかし、μｍＣＰＵ　３１が暴走してＷＤＴ　３２への
りセッｌ〜信号の送出が１゛２よりも長くなると、　Ｗ
ＤＴからタイムオーバ信号が送出され、この信号でμｍ
ＣＰＵがリセットされる。これにより、　　μｍＣＰＵ
は初期化処理を行い正常動作に復帰する（第７図−■〜
■の右側参照）。

［発明が解決しようとする課題〕 ここで、μｍＣＰＵ　３１が暴走して制御信号出力部分
４に正常な制御データを送出した場合、検定部分の検定
は可となるので誤った制御信号が出力される。

また、　ＷＩＴが動作するのは第６図−■〜■の右側に
示ず様に時間Ｔ２経過後（例えば、ｌＯ秒程度）である
ので１時間Ｔ７以内は誤った制御信号が送出される可能
性があると云う問題がある。

本発明はコンビエータが暴走している時は外部に誤った
制御信号を出力しない様にすることを目的とする。

〔課題を解決する為の手段〕

第１図は本発明の原理ブロック図を示す。

図中、５はコンピュータと動作監視部分とを有する制御
部分で、６はコンピュータからの制御デクを保持した後
、デコードして得られた制御信号を該リセット信号を用
いてラッチして出力するが２タイマリセット信号が入力
した時に保持、ラッチされている該制御データ、制御信
号がリセ・ントされる誤り制御防止手段である。

また、７は該リセット信号が入力する度にリセットされ
るが、該リセット信号入力後５時間Ｔ３経過しても該リ
セット信号が入力しない時に該クイマリセット信号を送
出するタイマ手段である。

〔作用〕

本発明はμｍｃｐｕから出力された制御データを誤制御
防止手段６の中の保持部分に保持した後２デコードして
制御信号を得る。この制御信号はμｍＣＰＵから出力さ
れたりセラＩ・信号を用いてランチ部分にラッチされる
。

ここで、上記のり七ソト信号はＢ−ＣＰＵが正常動作の
時に送出されるので、ラッチされた制御信号ばμｍＣＰ
［Ｉが正常動作時の信号で２　この信号を用いて機器や
設備の動作を制御する。

一方、ｐ−ｃｐυが暴走している時に誤って正常な制御
データを誤り制御防止手段６に印加すると制御データが
保持されるが、リセット信号が入力しないのでランチさ
れず、この制御データは出力されない。

更に１時間Ｔ３後にタイマリセット信号で保持されてい
る制御データがり七ソ卜されるので、該制御防止手段の
中には制御データは全てリセットされるので２機器や設
備を制御することは不可能である。

即ら、コンピュータが暴走している時は外部に誤った制
御信号が出力されない。

〔実施例〕

第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図を示す。尚２第３図中の左側の符号は第２
図中の同じ符号の部分の動作説明図を示す。

ここで、ウォッチドッグタイマ５２１．ハスインタフエ
ース５２２ば動作監視部分５２の構成部分、出力ハッフ
ァレジスタ６１．デコーダ６２．ラッチ回路６３゜ＡＮ
Ｄゲート６４ば誤制御防止手段６の構成部分、タイマ７
１．　ＯＲゲート７２はタイマ手段７の構成部分を示す
。また、全図を通して同一符号は同一対象物を示す。以
下、第３図を参照して第２図の動作を説明する。

先ず、第２図において受信部２１は伝送路を介して入力
したデータのうち誤りのない制御情報のみ０ を保持する。

一方、制御部分５の中のμｍＣＰＵ　５１はハスインタ
フェース５２２．システムハス２２を介して受信部が保
持している情報を取り込む。そして、これが制御情報で
あること認識したら、アドレスと制御ブタをハスインタ
フェース５２２．システムハス２２を介して制御信号出
力部分の中のデコーダ４２と出力ハッファレジスタ６１
に送出する。

デコーダ４２は入力したアドレスが自分のアドレスと一
致していることを検出すると、クロックＣＫを出力ハッ
ファレジスク７１］に送出する。これにより、入力した
制御データが出力ハッファレシスタ６１に保持されて検
定部分４４とデコーダ６２に送出される。′ 検定部分は入力したデータが正常であることを検定して
ＡＮＤゲート６４をオンにする。デコーダ４３はデコー
ドして２例えばオンの制御信号を生威し。

フリップフロップで構成されたラッチ回路６３に印加す
る。

ここで２μｍＣＰＵ　５１は正常に動作している峙はリ
セソ］・信号を時間Ｔ、毎にＷＤＴ　５２１に送出して
いるが、このリセソＩ・信号がクロックとしてランチ回
路に入力すると印加されていた制御信号が保持される。

そして、オンなったＡＮＤゲ−トロ４を介してリレーＲ
１，を駆動するので、リレー接点ｒｎがオンになり、設
備または機器の被制御部分にオンの情報が送出される。

次に、μｍＣＰＵ　５１が誤動作し、暴走して制御信号
出力部に正常な制御データを送出した場合、検定部分の
検定は正常となるので２　この制御データは出力ハッフ
ァレジスタ６１に保持され、デコーダを介してラッチ回
路６３に印加される。

しかし９μｍＣＰＵが暴走しているので正常なり七ンＩ
・信号が入力しないので１制御データはラッチ回路にラ
ッチされず、タイマ７１は正常なリセット信号入力して
から時間Ｔ２経過後にタイマリセラＩ・信号をＯＲゲ−
１・７２を介して出力ハシファレジスタとラッチ回路に
加えて、これらリセットする。

そこで、この中に格納されている制御データと制御信号
がリセッ１〜され２機器や設備を制御する１ ２ ことは不可能である。

即ち、コンピュータが暴走している時は外部に誤った制
御信号を出力しない。

〔発明の効果〕

以上詳細に説明した様に本発明によればコンピュータが
暴走している時は外部に誤った制御信号が出力されない
と云う効果がある。

ぢ 制御部

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図、 第１図は計測通信制御シ文テム構成図例、第５図は従来
例のブロック図（子局ＴＣ）、第６図は第５図の動作説
明図、 第７図とウォッチドッグタイマとμｍＣＰＵの動作説明
図を示す。 未発明の原理ブロック図 第　１　図 ３

Claims (1)

1. 【特許請求の範囲】 正常動作時は時間Ｔ＿１経過ごとにリセット信号を送出
   するコンピュータ（５１）と該リセット信号が入力する
   度にリセットされるが、時間Ｔ＿１経過しても該リセッ
   ト信号が入力しない時に該コンピュータの動作をリセッ
   トするコンピュータリセット信号を送出する動作監視部
   分（５２）とを有する制御部分（５）を含む制御部にお
   いて、 該コンピュータからの制御データを保持した後、デコー
   ドして得られた制御信号を該リセット信号を用いてラッ
   チして出力するが、タイマリセット信号が入力した時に
   保持、ラッチされている該制御データ、制御信号がリセ
   ットされる誤制御防止手段（６）と、 該リセット信号が入力する度にリセットされるが、該リ
   セット信号入力後、時間Ｔ＿３（Ｔ＿１＜Ｔ＿３）経過
   しても該リセット信号が入力しない時に該タイマリセッ
   ト信号を送出するタイマ手段（７）とを有することを特
   徴とする誤制御防止回路。