JPH0376159A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0376159A JPH0376159A JP1212147A JP21214789A JPH0376159A JP H0376159 A JPH0376159 A JP H0376159A JP 1212147 A JP1212147 A JP 1212147A JP 21214789 A JP21214789 A JP 21214789A JP H0376159 A JPH0376159 A JP H0376159A
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- polycrystalline
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野°〕
本願の発明は、積層容量型ＤＲＡＭと称されている半導
体メモリに関するものである。
体メモリに関するものである。
請求項１の発明は、上記の様な半導体メモリにおいて、
容量素子の一方の電極のトンネル状の空洞部内にも他方
の電極を形成して容量素子の容量を大きくすることによ
って、安定な動作が可能である様にしたものである。
容量素子の一方の電極のトンネル状の空洞部内にも他方
の電極を形成して容量素子の容量を大きくすることによ
って、安定な動作が可能である様にしたものである。
請求項２の発明は、上記の様な半導体メモリにおいて、
容量素子の一方の電極のトンネル状の空洞部内及び一方
の電極の下面下にも他方の電極を形成して容量素子の容
量を更に大きくすることによって、更に安定な動作が可
能である様にしたものである。
容量素子の一方の電極のトンネル状の空洞部内及び一方
の電極の下面下にも他方の電極を形成して容量素子の容
量を更に大きくすることによって、更に安定な動作が可
能である様にしたものである。
請求項３の発明は、上記の様な半導体メモリにおいて、
スイッチングトランジスタのゲート電極上の絶縁膜に突
起部を設け、この突起部を容量素子の一方の電極で覆い
、更にこの一方の電極を他方の電極で覆って容量素子の
容量を大きくすることによって、安定な動作が可能であ
る様にしたものである。
スイッチングトランジスタのゲート電極上の絶縁膜に突
起部を設け、この突起部を容量素子の一方の電極で覆い
、更にこの一方の電極を他方の電極で覆って容量素子の
容量を大きくすることによって、安定な動作が可能であ
る様にしたものである。
容量素子とスイッチングトランジスタとでメモリセルが
構成されている半導体メモリであるいわゆるＤＲＡＭが
安定に動作するためには、容量素子が大きな容量を有し
ている必要がある。
構成されている半導体メモリであるいわゆるＤＲＡＭが
安定に動作するためには、容量素子が大きな容量を有し
ている必要がある。
このため、容量素子のうちのスイッチングトランジスタ
に接続されている一方の電極をスイッチングトランジス
タのゲート電極上へ延ばして一方の電極と他方の電極と
の対向面積を大きくした、いわゆる積層容量型ＤＲＡＭ
が考えられている（例えば「月刊Ｓｅｍｔｃｏｎｄｕｃ
ｔｏｒ Ｗｏｒｌｄ Ｊブレスジャーナル社（１９８８
，２）ｐ、３１〜３６）。
に接続されている一方の電極をスイッチングトランジス
タのゲート電極上へ延ばして一方の電極と他方の電極と
の対向面積を大きくした、いわゆる積層容量型ＤＲＡＭ
が考えられている（例えば「月刊Ｓｅｍｔｃｏｎｄｕｃ
ｔｏｒ Ｗｏｒｌｄ Ｊブレスジャーナル社（１９８８
，２）ｐ、３１〜３６）。
しかし、上記の様な積層容量型ＤＲＡＭでも、特に、微
細化された場合は、トレンチ容量型ＤＲＡＭに比べて容
量素子の容量が小さく、α線によるソフトエラー等に対
して必ずしも強くない。
細化された場合は、トレンチ容量型ＤＲＡＭに比べて容
量素子の容量が小さく、α線によるソフトエラー等に対
して必ずしも強くない。
請求項１の半導体メモリでは、容量素子３５．３６の一
方の電極１８．２３がトンネル状の空洞部２５を有する
と共にこの一方の電極１８．２３の上面が略平坦に形成
されており、少なくとも前記空洞部２５内と前記上面上
とに誘電体膜２６を介して前記容量素子３５．３６の他
方の電極２７が形成されている。
方の電極１８．２３がトンネル状の空洞部２５を有する
と共にこの一方の電極１８．２３の上面が略平坦に形成
されており、少なくとも前記空洞部２５内と前記上面上
とに誘電体膜２６を介して前記容量素子３５．３６の他
方の電極２７が形成されている。
請求項２の半導体メモリでは、請求項１の半導体メモリ
の構成に加えて、容量素子３５．３６の前記一方の電極
１８．２３の下面下にも前記誘電体膜２６を介して前記
他方の電極２７が形成されている。
の構成に加えて、容量素子３５．３６の前記一方の電極
１８．２３の下面下にも前記誘電体膜２６を介して前記
他方の電極２７が形成されている。
請求項３の半導体メモリでは、スイッチングトランジス
タ３３．３４のゲート電極１４上の絶縁膜１５．１７が
突起部１７ａを有しており、容量素子３５．３６の一方
の電極１８．４５が少なくとも前記突起部１７ａを覆っ
ており、前記容量素子３５．３６の他方の電極２７が誘
電体膜２６を介して前記一方の電極１８．４５を覆って
いる。
タ３３．３４のゲート電極１４上の絶縁膜１５．１７が
突起部１７ａを有しており、容量素子３５．３６の一方
の電極１８．４５が少なくとも前記突起部１７ａを覆っ
ており、前記容量素子３５．３６の他方の電極２７が誘
電体膜２６を介して前記一方の電極１８．４５を覆って
いる。
請求項１の半導体メモリでは、容量素子３５．３６の一
方の電極１８．２３の上面上のみならず空洞部２５内に
も他方の電極２７が形成されているので、一方の電極１
８．２３と他方の電極２７との対向面積が大きく、容量
素子３５．３６の容量が大きい。
方の電極１８．２３の上面上のみならず空洞部２５内に
も他方の電極２７が形成されているので、一方の電極１
８．２３と他方の電極２７との対向面積が大きく、容量
素子３５．３６の容量が大きい。
また、空洞部２５がトンネル状であるので、容量素子３
５．３６の容量が大きいにも拘らず、パラツル状等の構
造に比べて、容量素子３５．３６の一方の電極１８．２
３の力学的強度が大きい。
５．３６の容量が大きいにも拘らず、パラツル状等の構
造に比べて、容量素子３５．３６の一方の電極１８．２
３の力学的強度が大きい。
また、一方の電極１８．２３の上面が略平坦であるので
、他方の電極２７等の上層配線の平坦度が高い。
、他方の電極２７等の上層配線の平坦度が高い。
請求項２の半導体メモリでは、容量素子３５．３６の一
方の電極１８．２３の下面下にも他方の電極２７が形成
されているので、一方の電極１８．２３と他方の電極２
７との対向面積が更に大きく、容量素子３５．３６の容
量が更に大きい。
方の電極１８．２３の下面下にも他方の電極２７が形成
されているので、一方の電極１８．２３と他方の電極２
７との対向面積が更に大きく、容量素子３５．３６の容
量が更に大きい。
請求項３の半導体メモリでは、容量素子３５．３６の一
方の電極上８．４５がゲート電極１４上の絶縁膜１５．
１７の突起部１７ａを覆っている分だけ、この一方の電
極１８．４５の表面積が大きい。そして、この一方の電
極１８．４５を他方の電極２７が覆っている。従って、
一方の電極１８．４５と他方の電極２７との対向面積が
大きく、容量素子３５．３６の容量が大きい。
方の電極上８．４５がゲート電極１４上の絶縁膜１５．
１７の突起部１７ａを覆っている分だけ、この一方の電
極１８．４５の表面積が大きい。そして、この一方の電
極１８．４５を他方の電極２７が覆っている。従って、
一方の電極１８．４５と他方の電極２７との対向面積が
大きく、容量素子３５．３６の容量が大きい。
以下、本願の発明の第１〜第５実施例を、第１図〜第７
図を参照しながら説明する。
図を参照しながら説明する。
第１図及び第２図が、第１実施例及びその製造工程を示
している。この第１実施例を製造するには、第１Ａ図に
示す様に、まず、ｐ−型のＳｔ基板１１に素子分離用の
Ｓｉｎ、膜１２を形成し、スイッチングトランジスタの
ゲート絶縁膜になる５ｉＯｚ膜１３を酸化によって形成
する。
している。この第１実施例を製造するには、第１Ａ図に
示す様に、まず、ｐ−型のＳｔ基板１１に素子分離用の
Ｓｉｎ、膜１２を形成し、スイッチングトランジスタの
ゲート絶縁膜になる５ｉＯｚ膜１３を酸化によって形成
する。
そして、スイッチングトランジスタのゲート電極つまり
ワード線になる多結晶Ｓｉ膜１４と眉間絶縁膜になるＳ
ｉＯ□膜１５とを、ＣＶＤによって順次に堆積させる。
ワード線になる多結晶Ｓｉ膜１４と眉間絶縁膜になるＳ
ｉＯ□膜１５とを、ＣＶＤによって順次に堆積させる。
なお、多結晶Ｓｉ膜１４の代りにポリサイド層等を用い
てもよい。
てもよい。
その後、ワード線のパターンのレジスト（図示せず）を
用いてＳｉｎｇ膜１５と多結晶Ｓｉ膜１４とを順次にパ
ターニングし、これらのＳｉｎｇ膜１５と多結晶Ｓｉ膜
１４とをマスクにしてＳｉ基板ｌｌ中にｎ−領域１６ａ
〜１６ｃを形成する。
用いてＳｉｎｇ膜１５と多結晶Ｓｉ膜１４とを順次にパ
ターニングし、これらのＳｉｎｇ膜１５と多結晶Ｓｉ膜
１４とをマスクにしてＳｉ基板ｌｌ中にｎ−領域１６ａ
〜１６ｃを形成する。
そして、ＣＶＤによる５ｉＯｚ膜１７の堆積及びＳｉＯ
２膜１７膜上７のエッチバックを行って多結晶Ｓｉ膜１
４及びＳｉＯ２膜１５にＳｉＯ□膜１７の側壁を形成し
、更にＣＶＤによって多結晶Ｓｉ膜１８を堆積させる。
２膜１７膜上７のエッチバックを行って多結晶Ｓｉ膜１
４及びＳｉＯ２膜１５にＳｉＯ□膜１７の側壁を形成し
、更にＣＶＤによって多結晶Ｓｉ膜１８を堆積させる。
そして更に、ＳｉＯ，膜１５．１７と多結晶Ｓｉ膜１４
とをマスクにしてＳｉ基板ｌｌ中にｎ＋領域２１ａ〜２
１ｃを形成する。
とをマスクにしてＳｉ基板ｌｌ中にｎ＋領域２１ａ〜２
１ｃを形成する。
その後、ＣＶＤによってＳｉＯ，膜２２を全面に堆積さ
せ、このＳｉＯ□膜２２全２２チバックすることによっ
て、多結晶Ｓｉ膜１８上の低い領域にのみＳｉＯ□膜２
２全２２゜なお、ＳｉＯ！膜２２膜化２にＳＯＧ膜やＰ
ＳＧ膜等を用いてもよい。
せ、このＳｉＯ□膜２２全２２チバックすることによっ
て、多結晶Ｓｉ膜１８上の低い領域にのみＳｉＯ□膜２
２全２２゜なお、ＳｉＯ！膜２２膜化２にＳＯＧ膜やＰ
ＳＧ膜等を用いてもよい。
次に、第１Ｂ図に示す様に、ＣＶＤによって多結晶Ｓｉ
膜２３を堆積させるが、多結晶Ｓｉ膜１８上の低い領域
にはＳｉＯ□膜２２全２２れているので、多結晶Ｓｉ膜
１４同士の間の領域でも多結晶Ｓｉ膜２３は略平坦であ
る。
膜２３を堆積させるが、多結晶Ｓｉ膜１８上の低い領域
にはＳｉＯ□膜２２全２２れているので、多結晶Ｓｉ膜
１４同士の間の領域でも多結晶Ｓｉ膜２３は略平坦であ
る。
そして、容量素子のうちでｎゝ領域２１ｂ、２１ｃに接
続される一方の電極のパターン等に、レジスト２４をバ
ターニングする。
続される一方の電極のパターン等に、レジスト２４をバ
ターニングする。
次に、第１Ｃ図に示す様に、レジスト２４をマスクにし
て、ＳｉＯ□膜２２全２２するまで、多結晶Ｓｉ膜２３
に対するＲＩＢを行う。そして、レジスト２４を残した
まま、ウェットエツチングによってＳｉＯ□膜２２全２
２する。
て、ＳｉＯ□膜２２全２２するまで、多結晶Ｓｉ膜２３
に対するＲＩＢを行う。そして、レジスト２４を残した
まま、ウェットエツチングによってＳｉＯ□膜２２全２
２する。
そして更に、レジスト２４をマスクにして多結晶Ｓｉ膜
１８に対するＲＩＥを行い、その後にレジスト２４を除
去する。従って、この時点で、多結晶Ｓｉ膜１８．２３
によってトンネル状の空洞部２５が形成されている。
１８に対するＲＩＥを行い、その後にレジスト２４を除
去する。従って、この時点で、多結晶Ｓｉ膜１８．２３
によってトンネル状の空洞部２５が形成されている。
次に、第１Ｄ図に示す様に、容量素子の誘電体ＩＩ！２
６を形成するが、この誘電体膜２６は空洞部２５の内表
面にも形成される。そして、容量素子の他方の電極にな
る多結晶５ｉＷｉ！２７をＣＶＤによって堆積させるが
、この多結晶Ｓｉ膜２７も空洞部２５を埋める様に堆積
する。
６を形成するが、この誘電体膜２６は空洞部２５の内表
面にも形成される。そして、容量素子の他方の電極にな
る多結晶５ｉＷｉ！２７をＣＶＤによって堆積させるが
、この多結晶Ｓｉ膜２７も空洞部２５を埋める様に堆積
する。
その後、多結晶Ｓｉ膜２７のうちでｎ ４ ’ＩＮ域２
１ａ近傍の部分を除去する様に、ＲＩＨによって多結晶
５ｉＩｌ１２７のパターニングを行う。但し、ＲＩＥで
あるので、空洞部２５内の多結晶Ｓｉ膜２７は除去され
ない。
１ａ近傍の部分を除去する様に、ＲＩＨによって多結晶
５ｉＩｌ１２７のパターニングを行う。但し、ＲＩＥで
あるので、空洞部２５内の多結晶Ｓｉ膜２７は除去され
ない。
次に、第１Ｅ図に示す様に、ＰＳＧ膜等の眉間絶縁膜２
８を堆積させ、第１Ｅ図及び第２図に示す様に、ｎ″領
域２１ａに対応する多結晶Ｓｉ膜２３に達するコンタク
ト窓３１を層間絶縁膜２８及び誘電体１１１２６に形成
する。
８を堆積させ、第１Ｅ図及び第２図に示す様に、ｎ″領
域２１ａに対応する多結晶Ｓｉ膜２３に達するコンタク
ト窓３１を層間絶縁膜２８及び誘電体１１１２６に形成
する。
そして、Ａｆｆｉ膜３２膜堰２させ、この＾ｌ膜３２を
ピッ）ｌのパターンにバターニングする。以上の様にし
て、スイッチングトランジスタ３３．３４と容量素子３
５．３６とを有する第Ｉ実施例が製造される。
ピッ）ｌのパターンにバターニングする。以上の様にし
て、スイッチングトランジスタ３３．３４と容量素子３
５．３６とを有する第Ｉ実施例が製造される。
この様な第１実施例では、空洞部２５内にも蓄電可能で
あるので容量素子３５．３６の容量が大きいにも拘らず
、空洞部２５がトンネル状であるので、パラツル状等の
構造に比べて多結晶Ｓｉ膜１８．２３の力学的強度が大
きい。従って、製造工程の途中の超音波洗浄等でも破損
されにくい。
あるので容量素子３５．３６の容量が大きいにも拘らず
、空洞部２５がトンネル状であるので、パラツル状等の
構造に比べて多結晶Ｓｉ膜１８．２３の力学的強度が大
きい。従って、製造工程の途中の超音波洗浄等でも破損
されにくい。
また、略平坦な多結晶Ｓｉ膜２３がコンタクト窓３１の
位置にも形成されているので、このコンタクト窓３１が
浅く、ＡＪ膜３２の段差被覆性がよい。
位置にも形成されているので、このコンタクト窓３１が
浅く、ＡＪ膜３２の段差被覆性がよい。
なお、この第１実施例の様に空洞部２５を形成しても多
結晶Ｓｉ膜２３の平坦度が低い場合は、第３図に示す様
に、更に多結晶Ｓｉ膜３７を堆積させて空洞部３８を形
成するという工程を多段に繰り返してもよい。
結晶Ｓｉ膜２３の平坦度が低い場合は、第３図に示す様
に、更に多結晶Ｓｉ膜３７を堆積させて空洞部３８を形
成するという工程を多段に繰り返してもよい。
第４図は、第２実施例の製造工程を示している。
この第２実施例は、多結晶Ｓｉ膜１８の下面下にも誘電
体膜２６と多結晶Ｓｉ膜２７とが形成されていることを
除いて、上述の第１実施例と実質的に同様の構成を有し
ている。従って、この第２実施例も平面的に見ると略第
２図の通りである。
体膜２６と多結晶Ｓｉ膜２７とが形成されていることを
除いて、上述の第１実施例と実質的に同様の構成を有し
ている。従って、この第２実施例も平面的に見ると略第
２図の通りである。
この様な第２実施例を製造するには、第４Ａ図に示す様
に、５ｉｎ２膜１７の側壁を形成した後で多結晶Ｓｉ膜
１８を堆積させる前に、薄いＳｉＯ□膜４１及びＳｉ３
Ｎｍ膜４２と比較的厚いＳｉＯ□膜４３とをＣＶＤで順
次に堆積させ、ｎ＋領域２１ａ、２１ｂ等に達するコン
タクト窓４４ａ、４４ｂ等を膜４１〜４３に形成してお
く。
に、５ｉｎ２膜１７の側壁を形成した後で多結晶Ｓｉ膜
１８を堆積させる前に、薄いＳｉＯ□膜４１及びＳｉ３
Ｎｍ膜４２と比較的厚いＳｉＯ□膜４３とをＣＶＤで順
次に堆積させ、ｎ＋領域２１ａ、２１ｂ等に達するコン
タクト窓４４ａ、４４ｂ等を膜４１〜４３に形成してお
く。
そして、第１実施例の場合と同様に多結晶Ｓｉ膜１８に
対するＲＩＥまで行った後に、５ｉ（ｈ膜４３に対する
ウェットエツチングを行う。この結果、第４Ｂ図に示す
様に、多結晶Ｓｉ膜１８とＳｉ３Ｎ４膜４２との間に空
隙が形成された状態で、多結晶Ｓｉ膜１８．２３によっ
てトンネル状の空洞部２５が形成される。
対するＲＩＥまで行った後に、５ｉ（ｈ膜４３に対する
ウェットエツチングを行う。この結果、第４Ｂ図に示す
様に、多結晶Ｓｉ膜１８とＳｉ３Ｎ４膜４２との間に空
隙が形成された状態で、多結晶Ｓｉ膜１８．２３によっ
てトンネル状の空洞部２５が形成される。
なお、ＳｉＪ、膜４２はＳｉＯ□膜４３のウェットエツ
チングに対するストッパであり、５ｉｎｔ膜４１はＳｉ
、Ｎ、膜４２がＳｉ基板１１に直接に接して大きなスト
レスが生じるのを緩和するためのものである。
チングに対するストッパであり、５ｉｎｔ膜４１はＳｉ
、Ｎ、膜４２がＳｉ基板１１に直接に接して大きなスト
レスが生じるのを緩和するためのものである。
次に、第１実施例の場合と同様に誘電体膜２６と多結晶
Ｓｉ膜２７とを形成するが、第４ｃ図に示す様に、これ
らの膜２６．２７は多結晶Ｓｉ膜１８の下面下にも形成
される。
Ｓｉ膜２７とを形成するが、第４ｃ図に示す様に、これ
らの膜２６．２７は多結晶Ｓｉ膜１８の下面下にも形成
される。
その後、第１実施例の場合と同様な工程を経て、この第
２実施例が製造される。
２実施例が製造される。
第５図は、第３実施例の製造工程を示している。
この第３実施例を製造するには、第５Ａ図に示す様に、
ＳｉＯ□膜１５主１５上多結晶Ｓｉ膜４５を堆積させ、
膜１４．１５．４５をワード線のパターンにバターニン
グし、これらの膜１４．１５．４５をマスクにしてｎ−
領域１６ａ〜１６ｃを形成するための不純物をＳｉ基板
１１中へイオン注入する。
ＳｉＯ□膜１５主１５上多結晶Ｓｉ膜４５を堆積させ、
膜１４．１５．４５をワード線のパターンにバターニン
グし、これらの膜１４．１５．４５をマスクにしてｎ−
領域１６ａ〜１６ｃを形成するための不純物をＳｉ基板
１１中へイオン注入する。
なお、ＳｉＯ□膜１５膜材５として、膜質のよい５ｔＯ
２膜を形成することができるＴＥ０１ （、テトラエチ
ルオルソシリケート）を用いれば、Ｓｉｎ、膜１５は薄
くてもよい。従って、Ｓｉｎｇ膜１５上に多結晶Ｓｉ膜
４５を堆積させても、ｎ−，６１域１６ａ〜１６Ｃに対
するコンタクト窓が従来よりも深くなることはない。
２膜を形成することができるＴＥ０１ （、テトラエチ
ルオルソシリケート）を用いれば、Ｓｉｎ、膜１５は薄
くてもよい。従って、Ｓｉｎｇ膜１５上に多結晶Ｓｉ膜
４５を堆積させても、ｎ−，６１域１６ａ〜１６Ｃに対
するコンタクト窓が従来よりも深くなることはない。
その後、多結晶Ｓｉ膜４５．１４及びＳｉＯ□膜１５膜
材５ｎｇ膜１７の側壁を形成する。従って、第５Ａ図か
らも明らかな様に、ＳｉＯ□膜１５膜材５結晶Ｓｉ膜１
４から見れば、多結晶Ｓｉ膜４５の膜厚に相当する分だ
けＳｉｎ、膜１７に突起部１７ａが形成されたことにな
る。
材５ｎｇ膜１７の側壁を形成する。従って、第５Ａ図か
らも明らかな様に、ＳｉＯ□膜１５膜材５結晶Ｓｉ膜１
４から見れば、多結晶Ｓｉ膜４５の膜厚に相当する分だ
けＳｉｎ、膜１７に突起部１７ａが形成されたことにな
る。
次に、第５Ｂ図に示す様に、多結晶Ｓｉ膜１８の堆積と
ｎ″領域２１ａ〜２１ｃを形成するための不純物のイオ
ン注入とイオン注入した不純物に対するアニールとを順
次に行う。
ｎ″領域２１ａ〜２１ｃを形成するための不純物のイオ
ン注入とイオン注入した不純物に対するアニールとを順
次に行う。
次に、第５Ｃ図に示す様に、ＳｉＯ□膜１５膜材５する
までＲＩＨによって多結晶Ｓｉ膜１８．４５のバターニ
ングを行う。この時、多結晶Ｓｉ膜１８．４５とＳｉＯ
□膜１５膜材５ツチング選択比が大きいので、多結晶Ｓ
ｉ膜１８．４５に対するオーバエツチング時の安定性が
高い。
までＲＩＨによって多結晶Ｓｉ膜１８．４５のバターニ
ングを行う。この時、多結晶Ｓｉ膜１８．４５とＳｉＯ
□膜１５膜材５ツチング選択比が大きいので、多結晶Ｓ
ｉ膜１８．４５に対するオーバエツチング時の安定性が
高い。
その後は、第５Ｄ図に示す様に、第１実施例等の場合と
同様に、誘電体膜２６の形成や多結晶Ｓｉ膜２７のバタ
ーニング等を行う。
同様に、誘電体膜２６の形成や多結晶Ｓｉ膜２７のバタ
ーニング等を行う。
以上の様にして製造した第３実施例では、多結晶Ｓｉ膜
１８と多結晶Ｓｉ膜４５とがＳｉｎ、膜１７の突起部１
７ａを覆っているので、多結晶Ｓｉ膜１８の膜厚が薄く
ても、突起部１７ａの高さ分つまり多結晶Ｓｉ膜４５の
膜厚分だけ多結晶Ｓｉ膜１８．４５の表面積が大きい。
１８と多結晶Ｓｉ膜４５とがＳｉｎ、膜１７の突起部１
７ａを覆っているので、多結晶Ｓｉ膜１８の膜厚が薄く
ても、突起部１７ａの高さ分つまり多結晶Ｓｉ膜４５の
膜厚分だけ多結晶Ｓｉ膜１８．４５の表面積が大きい。
従って、多結晶Ｓｉ膜１８．４５と多結晶Ｓｉ膜２７と
の対向面積が大きく、容量素子３５．３６の容量が大き
い。
の対向面積が大きく、容量素子３５．３６の容量が大き
い。
第６図は、第４実施例の製造工程を示している。
この第４実施例を製造するには、第６Ａ図に示す様に、
５ｉ０２膜１７を堆積させた後、引き続いて多結晶Ｓｉ
膜４６を堆積させる。
５ｉ０２膜１７を堆積させた後、引き続いて多結晶Ｓｉ
膜４６を堆積させる。
次に、第６Ｂ図に示す様に、多結晶Ｓｉ膜４６をＲＩＥ
してＳｉｎｇ膜１７膜条７晶Ｓｉ膜４６の側壁を形成し
、この状態で５ｉＯｚ膜１７．１３をＲＩＥする。この
結果、５ｉｆｔ膜１５上のＳｉｎｇ膜１７膜条７される
が、多結晶Ｓｔ膜４６下のＳｉＯ□膜１７は除去されな
い。
してＳｉｎｇ膜１７膜条７晶Ｓｉ膜４６の側壁を形成し
、この状態で５ｉＯｚ膜１７．１３をＲＩＥする。この
結果、５ｉｆｔ膜１５上のＳｉｎｇ膜１７膜条７される
が、多結晶Ｓｔ膜４６下のＳｉＯ□膜１７は除去されな
い。
従って、ＳｉＯ□膜１５及び多結晶Ｓｉ膜１４の両側方
に５ｔ（ｈ膜１７の突起部１７ａが形成され、また側壁
である多結晶Ｓｔ膜４６の厚さ分だけ５ｉＯｚ膜１７の
基底部の幅が広くなる。
に５ｔ（ｈ膜１７の突起部１７ａが形成され、また側壁
である多結晶Ｓｔ膜４６の厚さ分だけ５ｉＯｚ膜１７の
基底部の幅が広くなる。
次に、多結晶Ｓｉ膜４６をライトエツチングした後、第
６Ｃ図に示す様に、多結晶Ｓｔ膜１８を堆積させる。そ
して、ｎ＋領域２１ａ〜２１Ｃを形成するための不純物
のイオン注入とイオン注入した不純物に対するアニール
とＲＩＥによる多結晶Ｓｔ膜１８のパターニングとを行
う。
６Ｃ図に示す様に、多結晶Ｓｔ膜１８を堆積させる。そ
して、ｎ＋領域２１ａ〜２１Ｃを形成するための不純物
のイオン注入とイオン注入した不純物に対するアニール
とＲＩＥによる多結晶Ｓｔ膜１８のパターニングとを行
う。
その後は、第６Ｄ図に示す様に、第１実施例等の場合と
同様に、誘電体膜２６の形成や多結晶Ｓｉ膜２７のバタ
ーニング等を行う。
同様に、誘電体膜２６の形成や多結晶Ｓｉ膜２７のバタ
ーニング等を行う。
以上の様にして製造した第４実施例でも、多結晶Ｓｔ膜
１８がＳｉｎｇ膜１７膜条７部１７ａを覆っているので
、多結晶Ｓｔ膜１８の膜厚が薄くても、突起部１７ａの
高さ分だけ多結晶Ｓｉ膜１８の表面積が大きい。従って
、多結晶Ｓｉ膜１８と多結晶Ｓｔ膜２７との対向面積が
大きく、容量素子３５．３６の容量が大きい。
１８がＳｉｎｇ膜１７膜条７部１７ａを覆っているので
、多結晶Ｓｔ膜１８の膜厚が薄くても、突起部１７ａの
高さ分だけ多結晶Ｓｉ膜１８の表面積が大きい。従って
、多結晶Ｓｉ膜１８と多結晶Ｓｔ膜２７との対向面積が
大きく、容量素子３５．３６の容量が大きい。
また、側壁である多結晶Ｓｉ膜４６の厚さ分だけ５ｉｎ
２膜１７の基底部の幅が広く、しかもＳｉｎｇ膜１７膜
条７で多結晶Ｓｉ膜４６に覆われている面は堆積時のま
までありＲＩＥを受けていないので、ＳｉＯ□膜１７の
耐圧が高い。
２膜１７の基底部の幅が広く、しかもＳｉｎｇ膜１７膜
条７で多結晶Ｓｉ膜４６に覆われている面は堆積時のま
までありＲＩＥを受けていないので、ＳｉＯ□膜１７の
耐圧が高い。
第７図は、第５実施例の製造工程を示している。
この第５実施例は、第５図に示した第３実施例と第６図
に示した第４実施例とを融合させた構造を有している。
に示した第４実施例とを融合させた構造を有している。
即ち、この第５実施例を製造するには、第７Ａ図に示す
様に、多結晶Ｓｔ膜４５とＳｉｎｇ膜１５膜対５晶Ｓｉ
膜１４とをワード線のパターンにパターニングした状態
で、ＳｉＯ□膜１７と多結晶Ｓｉ膜４６とを堆積させる
。
様に、多結晶Ｓｔ膜４５とＳｉｎｇ膜１５膜対５晶Ｓｉ
膜１４とをワード線のパターンにパターニングした状態
で、ＳｉＯ□膜１７と多結晶Ｓｉ膜４６とを堆積させる
。
その後、第７Ｂ図に示す様に多結晶Ｓｔ膜４６の側壁を
形成し、第７Ｃ図に示す様にＳｉｎｇ膜１７膜条７をＲ
ＩＥＬ、第７Ｄ図に示す様に多結晶Ｓｔ膜１８の堆積及
び多結晶５ｉＮ１８．４５のバターニング等を行う。
形成し、第７Ｃ図に示す様にＳｉｎｇ膜１７膜条７をＲ
ＩＥＬ、第７Ｄ図に示す様に多結晶Ｓｔ膜１８の堆積及
び多結晶５ｉＮ１８．４５のバターニング等を行う。
以上の様な第５実施例では、ＳｉＯ□膜１７のＲＩＥ時
に、多結晶ｓｔ膜４６ ）ｔ１１壁カ５ｉＯｔｌａ １
７０）側壁に対するストッパとなり、且つ多結晶Ｓｉ膜
４５がＳｉｎｇ膜１５膜対５るストッパとなっているの
で、ＳｉＯ□膜１７のＲＩＥに際してのオーバエツチン
グ時の安定性が高い。
に、多結晶ｓｔ膜４６ ）ｔ１１壁カ５ｉＯｔｌａ １
７０）側壁に対するストッパとなり、且つ多結晶Ｓｉ膜
４５がＳｉｎｇ膜１５膜対５るストッパとなっているの
で、ＳｉＯ□膜１７のＲＩＥに際してのオーバエツチン
グ時の安定性が高い。
なお、この第５実施例における多結晶Ｓｉ膜４５は、上
述の様にエツチングに対するストッパを主な目的として
いるので、第５図に示した第３実施例における多結晶Ｓ
ｉ膜４５より薄くてもよい。
述の様にエツチングに対するストッパを主な目的として
いるので、第５図に示した第３実施例における多結晶Ｓ
ｉ膜４５より薄くてもよい。
請求項１〜３の何れの半導体メモリでも、容量素子の容
量が大きいので、α線によるソフトエラー等に対して強
く、安定な動作が可能である。
量が大きいので、α線によるソフトエラー等に対して強
く、安定な動作が可能である。
また、請求項１の半導体メモリでは、容量素子の一方の
電極の力学的強度が大きいので製造過程での破損が少な
く、しかも容量素子の一方の電極よりも上層の配線の平
坦度も高いので、製造が容易である。
電極の力学的強度が大きいので製造過程での破損が少な
く、しかも容量素子の一方の電極よりも上層の配線の平
坦度も高いので、製造が容易である。
第１図は本願の発明の第１実施例の製造工程を順次に示
しており第２図の７−Ｉ線に沿う側断面図、第２図は第
１実施例の平面図、第３図は第１実施例の変形例の製造
工程の途中を示す側断面図、第４図〜第７図は夫々第２
〜第５実施例の製造工程を順次に示す側断面図である。 なお図面に用いた符号において、 １４・−−−−−・−−−一−−−・・・−・多結晶Ｓ
ｉ膜１５−・−・−−−−−−−−−−−−−５ｉ Ｏ
を膜１７’−−−−−・ ・・ＳｉＯ２膜１７ａ
・突起部 １８−−−−−−−−−一 多結晶Ｓｉ膜２３
−−−−−−・−多結晶Ｓｉ膜２５−−−−−−−−−
・−−−一一−−−−・空洞部２６−・・−・−−−−
一−・−−一−−誘電体膜２７・−−−−−−−・−・
−・−多結晶Ｓｉ膜３３．３４− ・−・−・スイッチ
ングトランジスタ３５．３６ 容量素子 ４５−−−−−−−−−−−−・−・・−・多結晶Ｓｉ
膜である。
しており第２図の７−Ｉ線に沿う側断面図、第２図は第
１実施例の平面図、第３図は第１実施例の変形例の製造
工程の途中を示す側断面図、第４図〜第７図は夫々第２
〜第５実施例の製造工程を順次に示す側断面図である。 なお図面に用いた符号において、 １４・−−−−−・−−−一−−−・・・−・多結晶Ｓ
ｉ膜１５−・−・−−−−−−−−−−−−−５ｉ Ｏ
を膜１７’−−−−−・ ・・ＳｉＯ２膜１７ａ
・突起部 １８−−−−−−−−−一 多結晶Ｓｉ膜２３
−−−−−−・−多結晶Ｓｉ膜２５−−−−−−−−−
・−−−一一−−−−・空洞部２６−・・−・−−−−
一−・−−一−−誘電体膜２７・−−−−−−−・−・
−・−多結晶Ｓｉ膜３３．３４− ・−・−・スイッチ
ングトランジスタ３５．３６ 容量素子 ４５−−−−−−−−−−−−・−・・−・多結晶Ｓｉ
膜である。
Claims (1)
- 【特許請求の範囲】 １、容量素子とスイッチングトランジスタとでメモリセ
ルが構成されており、前記容量素子の一方の電極が前記
スイッチングトランジスタのゲート電極上へ延びている
半導体メモリにおいて、前記一方の電極がトンネル状の
空洞部を有すると共にこの一方の電極の上面が略平坦に
形成されており、 少なくとも前記空洞部内と前記上面上とに誘電体膜を介
して前記容量素子の他方の電極が形成されている半導体
メモリ。 ２、前記一方の電極の下面下にも前記誘電体膜を介して
前記他方の電極が形成されている請求項１記載の半導体
メモリ。 ３、容量素子とスイッチングトランジスタとでメモリセ
ルが構成されており、前記容量素子の一方の電極が前記
スイッチングトランジスタのゲート電極上へ延びている
半導体メモリにおいて、前記ゲート電極上の絶縁膜が突
起部を有しており、 前記一方の電極が少なくとも前記突起部を覆っており、 前記容量素子の他方の電極が誘電体膜を介して前記一方
の電極を覆っている半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1212147A JPH0376159A (ja) | 1989-08-18 | 1989-08-18 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1212147A JPH0376159A (ja) | 1989-08-18 | 1989-08-18 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0376159A true JPH0376159A (ja) | 1991-04-02 |
Family
ID=16617669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1212147A Pending JPH0376159A (ja) | 1989-08-18 | 1989-08-18 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0376159A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03178115A (ja) * | 1989-12-06 | 1991-08-02 | Matsushita Electric Ind Co Ltd | 固体電解コンデンサの製造方法 |
| JPH04196481A (ja) * | 1990-11-28 | 1992-07-16 | Nec Corp | 半導体記憶装置 |
| JPH04225557A (ja) * | 1990-04-03 | 1992-08-14 | Electron & Telecommun Res Inst | スタック構造のｄｒａｍセル |
| JPH04298074A (ja) * | 1990-10-25 | 1992-10-21 | Hyundai Electron Ind Co Ltd | スタックキャパシタを備えたｄｒａｍおよびその製造方法 |
| JPH06181295A (ja) * | 1991-12-18 | 1994-06-28 | Samsung Electron Co Ltd | 半導体メモリ装置及びその製造方法 |
| JPH06232366A (ja) * | 1992-12-31 | 1994-08-19 | Hyundai Electron Ind Co Ltd | 半導体素子の積層キャパシター製造方法 |
| WO1996026544A1 (en) * | 1995-02-22 | 1996-08-29 | Micron Technology, Inc. | Method of forming a dram bit line contact |
| US5686747A (en) * | 1993-02-12 | 1997-11-11 | Micron Technology, Inc. | Integrated circuits comprising interconnecting plugs |
| US5705838A (en) * | 1993-02-12 | 1998-01-06 | Micron Technology, Inc. | Array of bit line over capacitor array of memory cells |
-
1989
- 1989-08-18 JP JP1212147A patent/JPH0376159A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03178115A (ja) * | 1989-12-06 | 1991-08-02 | Matsushita Electric Ind Co Ltd | 固体電解コンデンサの製造方法 |
| JPH04225557A (ja) * | 1990-04-03 | 1992-08-14 | Electron & Telecommun Res Inst | スタック構造のｄｒａｍセル |
| JPH04298074A (ja) * | 1990-10-25 | 1992-10-21 | Hyundai Electron Ind Co Ltd | スタックキャパシタを備えたｄｒａｍおよびその製造方法 |
| JPH04196481A (ja) * | 1990-11-28 | 1992-07-16 | Nec Corp | 半導体記憶装置 |
| JPH06181295A (ja) * | 1991-12-18 | 1994-06-28 | Samsung Electron Co Ltd | 半導体メモリ装置及びその製造方法 |
| JPH06232366A (ja) * | 1992-12-31 | 1994-08-19 | Hyundai Electron Ind Co Ltd | 半導体素子の積層キャパシター製造方法 |
| US5821140A (en) * | 1993-02-12 | 1998-10-13 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells |
| US5686747A (en) * | 1993-02-12 | 1997-11-11 | Micron Technology, Inc. | Integrated circuits comprising interconnecting plugs |
| US5705838A (en) * | 1993-02-12 | 1998-01-06 | Micron Technology, Inc. | Array of bit line over capacitor array of memory cells |
| US5900660A (en) * | 1993-02-12 | 1999-05-04 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory calls |
| US6110774A (en) * | 1993-02-12 | 2000-08-29 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells |
| WO1996026544A1 (en) * | 1995-02-22 | 1996-08-29 | Micron Technology, Inc. | Method of forming a dram bit line contact |
| KR100388519B1 (ko) * | 1995-02-22 | 2003-09-19 | 마이크론 테크놀로지, 인크. | 메모리셀의커패시터배열위에비트선을형성하는방법및이를이용한집적회로및반도체메모리장치 |
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