JPH0376231A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPH0376231A JPH0376231A JP21260789A JP21260789A JPH0376231A JP H0376231 A JPH0376231 A JP H0376231A JP 21260789 A JP21260789 A JP 21260789A JP 21260789 A JP21260789 A JP 21260789A JP H0376231 A JPH0376231 A JP H0376231A
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- JP
- Japan
- Prior art keywords
- gate electrode
- glass substrate
- substrate
- photoresist
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アクティブマトリクス液晶デイスプレィのス
イッチング素子を構成する薄膜トランジスタ（ＴＰＴ）
の製造方法に関する。
イッチング素子を構成する薄膜トランジスタ（ＴＰＴ）
の製造方法に関する。
第２図（ａ）〜（ｆ）は従来の薄膜トランジスタの製造
方法を説明するための工程説明図である。
方法を説明するための工程説明図である。
従来の製造方法においては、同図（ａ）に示されるよう
に、先ず、ガラス基板２１上にＴａ（タンタル〉又はＴ
ａを含む合金よりなるゲート１！極２２を形成し、次に
、同図（ｂ）に示されるように、ゲート電極２２の表面
を陽極酸化して、第一ゲート絶縁層２３を形成する。
に、先ず、ガラス基板２１上にＴａ（タンタル〉又はＴ
ａを含む合金よりなるゲート１！極２２を形成し、次に
、同図（ｂ）に示されるように、ゲート電極２２の表面
を陽極酸化して、第一ゲート絶縁層２３を形成する。
次に、同図（Ｃ）に示されるように、ガラス基板２１上
に蒸着又はスパッタによりＩＴＯを堆積させ、これをエ
ツチングして画素電極２４を形成する。
に蒸着又はスパッタによりＩＴＯを堆積させ、これをエ
ツチングして画素電極２４を形成する。
次に、同図（ｄ）に示されるように、第一ゲート絶縁層
２３を覆うように、酸化シリコン又は窒化シリコンより
なる第二ゲート絶縁層２５、半導体活性層２６及びオー
ミック接合層２７を形成し、続いて、同図（ｅ）に示さ
れるように、ソース電極２８及びドレイン電極２９を形
成する。そして、最後に、同図（ｆ）に示されるように
、オーミック接合層２７のソース電極２８とドレイン電
極２９の間に位置する部分をエツチング除去する。
２３を覆うように、酸化シリコン又は窒化シリコンより
なる第二ゲート絶縁層２５、半導体活性層２６及びオー
ミック接合層２７を形成し、続いて、同図（ｅ）に示さ
れるように、ソース電極２８及びドレイン電極２９を形
成する。そして、最後に、同図（ｆ）に示されるように
、オーミック接合層２７のソース電極２８とドレイン電
極２９の間に位置する部分をエツチング除去する。
しかしながら、上記した従来の製造方法においては、陽
極酸化により第一ゲート絶縁層２３を形成する際に、ゲ
ート電極２２を備えたガラス基板２１をリン酸、クエン
酸、ホウ酸アンモニウム、酒石酸アンモニウム等の電解
液に浸漬させるので、ガラス基板２１の表面が変質する
ことがある。このため、画素電極２４とガラス基板２１
との密着性が悪くなり、画素電極２４が剥離したり、Ｉ
ＴＯをエツチングする際にオーバーエツチングが発生し
て画素型＠２４に形状不良が生じる等して製造歩留りを
低下させるという問題があった。
極酸化により第一ゲート絶縁層２３を形成する際に、ゲ
ート電極２２を備えたガラス基板２１をリン酸、クエン
酸、ホウ酸アンモニウム、酒石酸アンモニウム等の電解
液に浸漬させるので、ガラス基板２１の表面が変質する
ことがある。このため、画素電極２４とガラス基板２１
との密着性が悪くなり、画素電極２４が剥離したり、Ｉ
ＴＯをエツチングする際にオーバーエツチングが発生し
て画素型＠２４に形状不良が生じる等して製造歩留りを
低下させるという問題があった。
そこで、本発明は上記したような従来技術の課題を解決
するためのらのであり、その目的とするところは、ガラ
ス基板表面の変質に起因する不良の発生を防止でき、製
造歩留りの向上を図ることができる薄膜トランジスタの
製造方法を提供することにある。
するためのらのであり、その目的とするところは、ガラ
ス基板表面の変質に起因する不良の発生を防止でき、製
造歩留りの向上を図ることができる薄膜トランジスタの
製造方法を提供することにある。
本発明に係る薄膜トランジスタの製造方法は、透明絶縁
性基板の表面上に、陽極酸化により絶縁物が形成可能な
金属よりなるゲート電極を形成する工程と、上記基板上
に、上記ゲート電極を覆うように、ネガ型ホトレジスト
を塗布する工程と、上記基板の裏面から上記ネガ型ホト
レジストを露光する工程と、上記ネガ型ホトレジストを
現像し、ネガ型ホトレジストの露光されなかった上記ゲ
ート電極上の部分のみを除去する工程と、上記ゲート電
極のネガ型ホトレジストで覆われていない部分を陽極酸
化することにより第一ゲート絶縁層を形成する工程と、
上記ネガ型ホトレジストを除去する工程と、上記基板上
に画素電極を形成し、さらに上記第一ゲート絶縁層を覆
うように第二ゲート絶縁層、半導体活性層、オーミック
接合層、ソース電極及びドレイン電極を形成する工程と
を有することを特徴としている。
性基板の表面上に、陽極酸化により絶縁物が形成可能な
金属よりなるゲート電極を形成する工程と、上記基板上
に、上記ゲート電極を覆うように、ネガ型ホトレジスト
を塗布する工程と、上記基板の裏面から上記ネガ型ホト
レジストを露光する工程と、上記ネガ型ホトレジストを
現像し、ネガ型ホトレジストの露光されなかった上記ゲ
ート電極上の部分のみを除去する工程と、上記ゲート電
極のネガ型ホトレジストで覆われていない部分を陽極酸
化することにより第一ゲート絶縁層を形成する工程と、
上記ネガ型ホトレジストを除去する工程と、上記基板上
に画素電極を形成し、さらに上記第一ゲート絶縁層を覆
うように第二ゲート絶縁層、半導体活性層、オーミック
接合層、ソース電極及びドレイン電極を形成する工程と
を有することを特徴としている。
本発明においては、基板上のゲート電極を覆うように、
ネガ型ホトレジストを塗布し、基板の裏面からネガ型ホ
トレジストを露光し、ネガ型ホトレジストを現像してゲ
ート電極上の部分のみを除去し、その後、陽極酸化によ
りゲート電極の表面に第一ゲート絶縁層を形成している
。このように、基板表面をネガ型ホトレジストで被膜し
たままゲート電極の表面を陽ｆｉ！酸化することができ
、基板表面を電解液に接触させないことができる。
ネガ型ホトレジストを塗布し、基板の裏面からネガ型ホ
トレジストを露光し、ネガ型ホトレジストを現像してゲ
ート電極上の部分のみを除去し、その後、陽極酸化によ
りゲート電極の表面に第一ゲート絶縁層を形成している
。このように、基板表面をネガ型ホトレジストで被膜し
たままゲート電極の表面を陽ｆｉ！酸化することができ
、基板表面を電解液に接触させないことができる。
以下に本発明を図示の実施例に基づいて説明する。
第１図（ａ）〜（ｆ）は本発明に係る薄膜トランジスタ
の製造方法を説明するための工程説明図である。
の製造方法を説明するための工程説明図である。
本実施例の薄膜トランジスタの製造方法においては、先
ず、ガラス基板１の表面上にスパッタによりＴａを０．
２〜０．３μｍ厚に形成し、ドライエツチングによって
Ｔａの不要部分を除去して、同図＜ａ）に示されるよう
なゲート電極２を形成する。
ず、ガラス基板１の表面上にスパッタによりＴａを０．
２〜０．３μｍ厚に形成し、ドライエツチングによって
Ｔａの不要部分を除去して、同図＜ａ）に示されるよう
なゲート電極２を形成する。
次に、同図（ｂ）に示されるように、ガラス基板１上に
ゲート電極２を覆うように、ネガ型ホトレジスト１１を
１〜３μｍ厚塗布し、ガラス基板１の裏面よりホトレジ
スト１１に紫外線ＵＶを照射する。
ゲート電極２を覆うように、ネガ型ホトレジスト１１を
１〜３μｍ厚塗布し、ガラス基板１の裏面よりホトレジ
スト１１に紫外線ＵＶを照射する。
次に、ホトレジスト１１の現像を行い、同図（Ｃ）のよ
うにゲートｉｆ！２上の紫外線ＵＶの照射を受けていな
いホトレジスト１１を除去する。
うにゲートｉｆ！２上の紫外線ＵＶの照射を受けていな
いホトレジスト１１を除去する。
次に、このゲート電極２が備えられ、且つ、表面をホト
レジスト１１で覆われたガラス基板１を、リン酸、クエ
ン酸、シュウ酸、ホウ酸アンモニウム、酒石酸アンモニ
ウム等の水溶液からなる電解液中に浸漬させ、ゲート電
極２に通電することによってゲート電極２を構成するＴ
ａの表面を陽極酸化し、同図（ｄ）に示されるように、
０．１〜０．４μｍ厚のＴａ２０５からなる第一ゲート
絶縁層３を形成する。
レジスト１１で覆われたガラス基板１を、リン酸、クエ
ン酸、シュウ酸、ホウ酸アンモニウム、酒石酸アンモニ
ウム等の水溶液からなる電解液中に浸漬させ、ゲート電
極２に通電することによってゲート電極２を構成するＴ
ａの表面を陽極酸化し、同図（ｄ）に示されるように、
０．１〜０．４μｍ厚のＴａ２０５からなる第一ゲート
絶縁層３を形成する。
次に、同図（ｅ）に示されるように、レジスト剥Ｍ液（
例えば、フェノール系溶剤）によりホトレジスト１１を
除去する。
例えば、フェノール系溶剤）によりホトレジスト１１を
除去する。
その後、同図（ｆ）に示されるように、ガラス基板１上
に画素電極４を形成し、次に、第一ゲート絶縁層３を覆
うように、酸化シリコン又は窒化シリコンよりなる第二
ゲート絶縁層５を形威し、その上にアモルファスシリコ
ンよりなる半導体活性層６を形成し、さらにその上にリ
ンを添加したアモルファスシリコンよりなるオーミック
接合層７を形成する。次に、オーミック接合層７及び画
素型［ｉ４上にＣｒ、Ａｊ、Ｍｏ、Ｔｉ又はこれらを含
む合金を用いてソース電極８とドレイン電極９を形成し
、オーミック接合層７のソース電極８とドレイン電極９
の間に位置する部分をエツチング除去する。
に画素電極４を形成し、次に、第一ゲート絶縁層３を覆
うように、酸化シリコン又は窒化シリコンよりなる第二
ゲート絶縁層５を形威し、その上にアモルファスシリコ
ンよりなる半導体活性層６を形成し、さらにその上にリ
ンを添加したアモルファスシリコンよりなるオーミック
接合層７を形成する。次に、オーミック接合層７及び画
素型［ｉ４上にＣｒ、Ａｊ、Ｍｏ、Ｔｉ又はこれらを含
む合金を用いてソース電極８とドレイン電極９を形成し
、オーミック接合層７のソース電極８とドレイン電極９
の間に位置する部分をエツチング除去する。
以上のように、本実施例によれば、ゲート電極２の表面
を陽極酸化する際にガラス基板１の表面がホトレジスト
で被覆されているため、陽極酸化に用いる電解液がガラ
ス基板１の表面に触れることがなく、電解液によるガラ
ス基板１表面の変質をなくすることができる。このため
、その後に形成されるＩＴＯよりなる画素電極４とガラ
ス基板１との密着性を悪化させることがなく、画素電極
４の剥離やオーバーエツチングというようなガラス基板
１表面の不良に起因する不具合の発生を防止できる。
を陽極酸化する際にガラス基板１の表面がホトレジスト
で被覆されているため、陽極酸化に用いる電解液がガラ
ス基板１の表面に触れることがなく、電解液によるガラ
ス基板１表面の変質をなくすることができる。このため
、その後に形成されるＩＴＯよりなる画素電極４とガラ
ス基板１との密着性を悪化させることがなく、画素電極
４の剥離やオーバーエツチングというようなガラス基板
１表面の不良に起因する不具合の発生を防止できる。
また、本実施例においては、ホトレジスト１１の露光に
際して、基板１の裏面からレジストの露光を行いゲート
電極１をマスクとして利用しているので、別途フォトマ
スクを用意する必要がなく、製造工程が簡易である。
際して、基板１の裏面からレジストの露光を行いゲート
電極１をマスクとして利用しているので、別途フォトマ
スクを用意する必要がなく、製造工程が簡易である。
以上説明したように、本発明の製造方法によれば、ゲー
ト電極の陽極酸化に際して電解液がガラス基板表面に接
することがなく、ガラス基板の表面が変質することがな
いので、ガラス基板と画素電極との密着性を良好にでき
る。よって、画素電極の剥離やオーバーエツチングとい
うガラス基板表面の不良に起因する不具合の発生を防止
でき、製造歩留まりの向上を図ることができる。
ト電極の陽極酸化に際して電解液がガラス基板表面に接
することがなく、ガラス基板の表面が変質することがな
いので、ガラス基板と画素電極との密着性を良好にでき
る。よって、画素電極の剥離やオーバーエツチングとい
うガラス基板表面の不良に起因する不具合の発生を防止
でき、製造歩留まりの向上を図ることができる。
また、ホトレジストの露光に際して、別途フォトマスク
を用意する必要がなく、製造工程が簡易であるという利
点もある。
を用意する必要がなく、製造工程が簡易であるという利
点もある。
第１図（ａ）〜（ｆ）は本発明に係る薄膜トランジスタ
の製造方法を説明するための工程説明図、第２図（ａ）
〜（ｆ）は従来の薄膜トランジスタの製造方法を説明す
るための工程説明図である。 １・・・ガラス基板、 ２・・・ゲート電極、 ３・・・第一ゲート絶縁層、 ４・・・画素電極、 ５・・・第二ゲート絶縁層、 ６・・・半導体活性層、 ７・・・オーミック接合層７． ８・・・ソース電極、 ９・・・ドレイン電極、 １１・・・ホトレジスト。
の製造方法を説明するための工程説明図、第２図（ａ）
〜（ｆ）は従来の薄膜トランジスタの製造方法を説明す
るための工程説明図である。 １・・・ガラス基板、 ２・・・ゲート電極、 ３・・・第一ゲート絶縁層、 ４・・・画素電極、 ５・・・第二ゲート絶縁層、 ６・・・半導体活性層、 ７・・・オーミック接合層７． ８・・・ソース電極、 ９・・・ドレイン電極、 １１・・・ホトレジスト。
Claims (1)
- 【特許請求の範囲】 透明絶縁性基板の表面上に、陽極酸化により絶縁物が形
成可能な金属よりなるゲート電極を形成する工程と、 上記基板上に、上記ゲート電極を覆うように、ネガ型ホ
トレジストを塗布する工程と、 上記基板の裏面から上記ネガ型ホトレジストを露光する
工程と、 上記ネガ型ホトレジストを現像し、ネガ型ホトレジスト
の露光されなかった上記ゲート電極上の部分のみを除去
する工程と、 上記ゲート電極のネガ型ホトレジストで覆われていない
部分を陽極酸化することにより第一ゲート絶縁層を形成
する工程と、 上記ネガ型ホトレジストを除去する工程と、上記基板上
に画素電極を形成し、さらに上記第一ゲート絶縁層を覆
うように第二ゲート絶縁層、半導体活性層、オーミック
接合層、ソース電極及びドレイン電極を形成する工程と
を有することを特徴とする薄膜トランジスタの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21260789A JPH0376231A (ja) | 1989-08-18 | 1989-08-18 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21260789A JPH0376231A (ja) | 1989-08-18 | 1989-08-18 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0376231A true JPH0376231A (ja) | 1991-04-02 |
Family
ID=16625492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21260789A Pending JPH0376231A (ja) | 1989-08-18 | 1989-08-18 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0376231A (ja) |
-
1989
- 1989-08-18 JP JP21260789A patent/JPH0376231A/ja active Pending
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