JPH0376343A - パケット化装置 - Google Patents
パケット化装置Info
- Publication number
- JPH0376343A JPH0376343A JP1211280A JP21128089A JPH0376343A JP H0376343 A JPH0376343 A JP H0376343A JP 1211280 A JP1211280 A JP 1211280A JP 21128089 A JP21128089 A JP 21128089A JP H0376343 A JPH0376343 A JP H0376343A
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- JP
- Japan
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- signal
- input signal
- bit
- data
- circuit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はパケット化装置、とくに交換機または情報処理
装置などに有利に適用され、入力した２億個号をパケッ
ト化するパケット化装置に関する。
装置などに有利に適用され、入力した２億個号をパケッ
ト化するパケット化装置に関する。
（従来の技術）
従来、この種の装置として、たとえばパケット形態端末
と呼ばれるものがある。パケット形態端末は、たとえば
パケット多重された伝送路を介して、パケット交換網な
どと直接通信可能な端末である。具体的には、パケット
化機能を有するコンピュータ、またはパケットの組立・
分解機能を有するマイクロプロセッサなどが配設された
インテリジェントターミナルなどが該当する。
と呼ばれるものがある。パケット形態端末は、たとえば
パケット多重された伝送路を介して、パケット交換網な
どと直接通信可能な端末である。具体的には、パケット
化機能を有するコンピュータ、またはパケットの組立・
分解機能を有するマイクロプロセッサなどが配設された
インテリジェントターミナルなどが該当する。
このパケット形態端末を含めたパケット交換サービスに
おけるデータ端末装置の接続クラスには、相手選択クラ
スと相手固定クラスの２一種類がある。相手選択クラス
は、その通信シーケンスが接続シーケンス、データ転送
シーケンスおよび切断シーケンスの３つのシーケンスに
分かれ、それぞれのシーケンスのフェーズで必要なパケ
ットタイプが用意されている。
おけるデータ端末装置の接続クラスには、相手選択クラ
スと相手固定クラスの２一種類がある。相手選択クラス
は、その通信シーケンスが接続シーケンス、データ転送
シーケンスおよび切断シーケンスの３つのシーケンスに
分かれ、それぞれのシーケンスのフェーズで必要なパケ
ットタイプが用意されている。
たとえば接続フェーズでは、発呼要求パケット、着呼受
付パケットおよび接続完了パケットが出力される・また
切断フェーズでは、復旧要求パケット、切断確認パケッ
トおよび復旧確認パケットが出力される。そしてデータ
転送フェーズにおいて、情報部のデータとして蓄積され
ているデータが、データパケットとして出力される。な
お、出力されるこのデータパケットは、２億信号の入力
信号を一定周期でサンプリングした値を蓄積したもので
ある。
付パケットおよび接続完了パケットが出力される・また
切断フェーズでは、復旧要求パケット、切断確認パケッ
トおよび復旧確認パケットが出力される。そしてデータ
転送フェーズにおいて、情報部のデータとして蓄積され
ているデータが、データパケットとして出力される。な
お、出力されるこのデータパケットは、２億信号の入力
信号を一定周期でサンプリングした値を蓄積したもので
ある。
（発明が解決しようとする課題）
しかしながらこのような従来技術では、入力信号の変化
に対応して、入力信号のパケット化およびパケット出力
の処理を制御する機能を有していない。このため、情報
としてあまり意味を持たないデータを入力した場合でも
、これをパケット化して出力してしまう。したがって、
装置の処理効率が悪くなるという問題点があった。
に対応して、入力信号のパケット化およびパケット出力
の処理を制御する機能を有していない。このため、情報
としてあまり意味を持たないデータを入力した場合でも
、これをパケット化して出力してしまう。したがって、
装置の処理効率が悪くなるという問題点があった。
本発明はこのような従来技術の欠点を解消し。
２億信号のパケット化およびその出力処理を１人力した
信号に応じて制御できるパケット化装置を提供すること
を目的とする。
信号に応じて制御できるパケット化装置を提供すること
を目的とする。
（課題を解決するための手段）
本発明は上述の課題を解決するために、入力信号を一定
周期で抽出し、抽出した値をパケットとして出力するパ
ケット化装置は、入力信号を一定周期で抽出し、これを
Ｎビットの並列データとして出力するＮビット組立手段
と、Ｎビット組立手段より出力された並列データを入力
し、並列データのサンプル値列より信号の変化を検出し
て変化に対応する検出信号を出力する信号監視手段と、
信号監視手段から検出信号を受信し、検出信号の内容に
より入力信号の変化、無変化を判定する制御手段とを有
し、制御手段は、検出信号により入力信号に変化がない
と判定した間、入力信号のパケット化およびパケット出
力を休止する。
周期で抽出し、抽出した値をパケットとして出力するパ
ケット化装置は、入力信号を一定周期で抽出し、これを
Ｎビットの並列データとして出力するＮビット組立手段
と、Ｎビット組立手段より出力された並列データを入力
し、並列データのサンプル値列より信号の変化を検出し
て変化に対応する検出信号を出力する信号監視手段と、
信号監視手段から検出信号を受信し、検出信号の内容に
より入力信号の変化、無変化を判定する制御手段とを有
し、制御手段は、検出信号により入力信号に変化がない
と判定した間、入力信号のパケット化およびパケット出
力を休止する。
（作 用）
本発明によれば、Ｎビット組立手段は、入力信号を受信
すると、これを一定周期で抽出した後、Ｎビット並列デ
ータとして組み立ててデータバスおよび信号監視手段に
出力する。信号監視手段は、この並列データを入力する
と、並列データのサンプル値列より信号の変化を検出し
て変化に対応する検出信号をデータバスに出力する。制
御手段は、データバスを介しこの検出信号を受（ｇする
ことにより、入力信号に変化がないと判定した間、入力
信号のパケット化およびパケット出力を休止する。
すると、これを一定周期で抽出した後、Ｎビット並列デ
ータとして組み立ててデータバスおよび信号監視手段に
出力する。信号監視手段は、この並列データを入力する
と、並列データのサンプル値列より信号の変化を検出し
て変化に対応する検出信号をデータバスに出力する。制
御手段は、データバスを介しこの検出信号を受（ｇする
ことにより、入力信号に変化がないと判定した間、入力
信号のパケット化およびパケット出力を休止する。
（実施例）
次に添付図面を参照して本発明によるパケット化装置の
実施例を詳細に説明する。
実施例を詳細に説明する。
第１図を参照すると、本実施例におけるパケット化装置
の機能ブロック図が示されている。本実施例におけるパ
ケット化装置は、たとえばパケット網に直接接続可能な
構内交換機または大型コンピュータなどに有利に適用さ
れ、これらの情報部またはこれらが接続される装置の情
報部（図示せず）の制御データなどが含まれている入力
信号１００を、パケット化およびパケット出力する装置
である。
の機能ブロック図が示されている。本実施例におけるパ
ケット化装置は、たとえばパケット網に直接接続可能な
構内交換機または大型コンピュータなどに有利に適用さ
れ、これらの情報部またはこれらが接続される装置の情
報部（図示せず）の制御データなどが含まれている入力
信号１００を、パケット化およびパケット出力する装置
である。
このパケット化装置は、同図に示すように、Ｎビット組
立回路１、信号監視回路２ｉ３よび制御回路３を有する
。なお同図は、本実施例を理解するためのものであり、
本実施例と直接関係の無い構成要素は略して記載してい
ない、また本実施例における入力信号１００の制御デー
タは、たとえばデータとして変化したときに情報として
意味を持つ。具体的には、たとえば発呼要求、着呼受付
けおよび接続完了などの接続フェーズ、または復旧要求
、切断確認および復旧確認などの切断フェーズなどをデ
ータの変化により示すものである。
立回路１、信号監視回路２ｉ３よび制御回路３を有する
。なお同図は、本実施例を理解するためのものであり、
本実施例と直接関係の無い構成要素は略して記載してい
ない、また本実施例における入力信号１００の制御デー
タは、たとえばデータとして変化したときに情報として
意味を持つ。具体的には、たとえば発呼要求、着呼受付
けおよび接続完了などの接続フェーズ、または復旧要求
、切断確認および復旧確認などの切断フェーズなどをデ
ータの変化により示すものである。
Ｎビット組立回路１は、２発信号である入力信号１００
を入力し、その信号１００に含まれる制御データを一定
周期で抽出し、Ｎビット並列データとして出力するビッ
ト組立回路である０組立回路ｌは、１ビットメモリ０〜
Ｎ−１のＮ個のｌビットメモリ１０、タイミング回路１
２およびゲート回路１４を有する。
を入力し、その信号１００に含まれる制御データを一定
周期で抽出し、Ｎビット並列データとして出力するビッ
ト組立回路である０組立回路ｌは、１ビットメモリ０〜
Ｎ−１のＮ個のｌビットメモリ１０、タイミング回路１
２およびゲート回路１４を有する。
Ｎ個の１ビツトメモリ１０は、それぞれその入力側が入
力信号線１００とタイミング回路１２のタイミング信号
＄１１１２に接続されている。各メモリｌＯは、入力信
号！！ １００を介して送られてきた信号１００を、タ
イミング回路１２からのタイミング１１２により記憶す
る。また、このタイミング１１２により、記憶した内容
が読み出される。
力信号線１００とタイミング回路１２のタイミング信号
＄１１１２に接続されている。各メモリｌＯは、入力信
号！！ １００を介して送られてきた信号１００を、タ
イミング回路１２からのタイミング１１２により記憶す
る。また、このタイミング１１２により、記憶した内容
が読み出される。
タイミング回路１２は、同期信号１０２を入力し、これ
により各１ビツトメモリ１０に供給するタイミング信号
１１２を生成する回路である。このタイミング信号１１
２により、ｌビットメモリＩＯに記憶された入力信号１
００は、Ｎビットの並列データとして組み立てられ、ゲ
ート回路１４に出力される。
により各１ビツトメモリ１０に供給するタイミング信号
１１２を生成する回路である。このタイミング信号１１
２により、ｌビットメモリＩＯに記憶された入力信号１
００は、Ｎビットの並列データとして組み立てられ、ゲ
ート回路１４に出力される。
ゲート回路１４は、制御回路３に接続され、これより送
られてくる制御信号１０４により、メモリ１０から出力
されたＮビットデータをＮビットデータバス３００およ
び信号監視回路２にそれぞれ出力する。
られてくる制御信号１０４により、メモリ１０から出力
されたＮビットデータをＮビットデータバス３００およ
び信号監視回路２にそれぞれ出力する。
信号監視回路２は、受信したＮビット並列データのサン
プル値より、信号の変化を検出する監視回路である。信
号監視回路２は同図に示すようにＮビットメモリ２０を
有し、このメモリ２０がＮビット並列データを入力する
ことでＮビット並列データの値およびその変化を識別す
る。すなわち、Ｎビットメモリ２０には、前もってその
Ｎビットデータの値が全データ「ｌ」、全データ「Ｏ」
。
プル値より、信号の変化を検出する監視回路である。信
号監視回路２は同図に示すようにＮビットメモリ２０を
有し、このメモリ２０がＮビット並列データを入力する
ことでＮビット並列データの値およびその変化を識別す
る。すなわち、Ｎビットメモリ２０には、前もってその
Ｎビットデータの値が全データ「ｌ」、全データ「Ｏ」
。
ｒＱＪからｒｌ」の変化、モしてｒｌＪかも「０」の変
化であることを、それぞれＮビットメモリの出力０゜〜
０□１のどれかに対応させである。
化であることを、それぞれＮビットメモリの出力０゜〜
０□１のどれかに対応させである。
Ｎビットメモリ２０は、制御回路３より送られてくる制
御信号２００により、Ｎビット並列データ検出情報であ
る出力０゜−〇Ｈ−３を、Ｎビットの情報２２０として
Ｎビットデータバス３０口に出力する。
御信号２００により、Ｎビット並列データ検出情報であ
る出力０゜−〇Ｈ−３を、Ｎビットの情報２２０として
Ｎビットデータバス３０口に出力する。
制御回路３は、Ｎビットデータバス３００に接続され、
これを介しＮビット並列データ検出情報２２０を人力す
る。制御回路３は、この情Ｎ ２２０を受信することで
、ゲート回路１４から出力されたＮビット並列データの
変化または無変化を判定する判定回路である。制御回路
３は、Ｎビット並列データが変化の無い間、入力信号１
００が情報としてあまり意味を持たないデータであると
してパケット化処理およびパケット出力を休止し、デー
タが変化したときに、Ｎビット並列データとしてＮビッ
トデータバス３００に出力された入力信号１００のパケ
ット化処理およびパケットの出力を行なう。
これを介しＮビット並列データ検出情報２２０を人力す
る。制御回路３は、この情Ｎ ２２０を受信することで
、ゲート回路１４から出力されたＮビット並列データの
変化または無変化を判定する判定回路である。制御回路
３は、Ｎビット並列データが変化の無い間、入力信号１
００が情報としてあまり意味を持たないデータであると
してパケット化処理およびパケット出力を休止し、デー
タが変化したときに、Ｎビット並列データとしてＮビッ
トデータバス３００に出力された入力信号１００のパケ
ット化処理およびパケットの出力を行なう。
制御回路３はまた。所定の時間連続してＮビット並列デ
ータの変化が無い場合、一定時間毎にデータの値を示す
情報を含むパケットを生成して出力する。なお、Ｎビッ
ト並列データが所定の時間連続して変化しない場合には
、データの値をパケット化して出力するとしても良い。
ータの変化が無い場合、一定時間毎にデータの値を示す
情報を含むパケットを生成して出力する。なお、Ｎビッ
ト並列データが所定の時間連続して変化しない場合には
、データの値をパケット化して出力するとしても良い。
動作を説明する。Ｎビット組立回路ｌで、同期信号１０
２を入力とするタイミング回路１２により生成されたタ
イミング信号１１２によって、１ビツトメモリ０〜１ビ
ツトメモリＮ−１に２値の入力信号１００が書き込まれ
る。また、このタイミング信号１１２により１ビットメ
モリ０−１ビットメモリＮ−１より、それぞれデータ０
０〜口、Ｉが同時に読み出されることで、Ｎビットのリ
ードデータが組み立てられる。読み出されたＮビットリ
ードデータは、制御信号１０４によって、ゲート回路１
４からＮビットのシステムデータバス３００および信号
監視回路２にそれぞれ出力される。
２を入力とするタイミング回路１２により生成されたタ
イミング信号１１２によって、１ビツトメモリ０〜１ビ
ツトメモリＮ−１に２値の入力信号１００が書き込まれ
る。また、このタイミング信号１１２により１ビットメ
モリ０−１ビットメモリＮ−１より、それぞれデータ０
０〜口、Ｉが同時に読み出されることで、Ｎビットのリ
ードデータが組み立てられる。読み出されたＮビットリ
ードデータは、制御信号１０４によって、ゲート回路１
４からＮビットのシステムデータバス３００および信号
監視回路２にそれぞれ出力される。
信号監視回路２は、Ｎビットリードデータを入力すると
、全データ「ｌ」、全データｒＯＪ、ｒＯＪからｒｌＪ
の変化、そして「ｌ」から「Ｏ」の変化があるかどうか
識別し、制御信号２００によって、Ｎビットデータの値
に対応する出力０゜〜Ｏｎ−＋を、Ｎビットのシステム
データバス３００に出力する。
、全データ「ｌ」、全データｒＯＪ、ｒＯＪからｒｌＪ
の変化、そして「ｌ」から「Ｏ」の変化があるかどうか
識別し、制御信号２００によって、Ｎビットデータの値
に対応する出力０゜〜Ｏｎ−＋を、Ｎビットのシステム
データバス３００に出力する。
このＮビット組立回路ｌと信号監視回路２より得られた
データの変化において、制御回路３は、変化が見られな
い間はパケット化処理およびパケットの出力を休止し、
変化したときにパケット化処理およびパケットの出力を
行なう。ただし、所定の時間以上変化がみられない場合
、制御回路３は、一定時間毎にデータの値を示す情報を
含むパケットを生成して出力するか、またはデータの値
をパケット化して出力する。
データの変化において、制御回路３は、変化が見られな
い間はパケット化処理およびパケットの出力を休止し、
変化したときにパケット化処理およびパケットの出力を
行なう。ただし、所定の時間以上変化がみられない場合
、制御回路３は、一定時間毎にデータの値を示す情報を
含むパケットを生成して出力するか、またはデータの値
をパケット化して出力する。
なお、入力信号１００を記・障するＮビット組立回路ｌ
のメモリ１０は、本実施例では１ビツトメモリとしたが
、入力信号１００がたとえばフレーム単位で複数のチャ
ネルが多重化されて送られてくる場合には、この単位毎
に記憶するとしても良い、この場合には、タイミング回
路１２により、チャネル毎にＮビット並列データとして
ゲート回路１４に送られる。
のメモリ１０は、本実施例では１ビツトメモリとしたが
、入力信号１００がたとえばフレーム単位で複数のチャ
ネルが多重化されて送られてくる場合には、この単位毎
に記憶するとしても良い、この場合には、タイミング回
路１２により、チャネル毎にＮビット並列データとして
ゲート回路１４に送られる。
また本実施例では、情報部のたとえば制御卸データが含
まれている入力信号１００をパケット化するとしたが、
本発明においてパケット化する入力信号は勿論このよう
な信号に限定されるものではない。
まれている入力信号１００をパケット化するとしたが、
本発明においてパケット化する入力信号は勿論このよう
な信号に限定されるものではない。
ここで説明した実施例は本発明を説明するためのもので
あって、本発明は必ずしもこれに限定されるものではな
く、本発明の精神を逸脱することなく当業者が可能な変
形および修正は本発明の範時に含まれる。
あって、本発明は必ずしもこれに限定されるものではな
く、本発明の精神を逸脱することなく当業者が可能な変
形および修正は本発明の範時に含まれる。
（発明の効果）
このように本発明によれば、入力信号の変化によりパケ
ット化およびその出力の処理を制御するようにしたので
、情報としてあまり意味を持たないデータをパケット化
することはない、したがってバーケラト化装置において
効率の良いパケット処理を実現することができる。
ット化およびその出力の処理を制御するようにしたので
、情報としてあまり意味を持たないデータをパケット化
することはない、したがってバーケラト化装置において
効率の良いパケット処理を実現することができる。
第１図は本発明によるパケット化装置の実施例を示す機
能ブロック図である。 の、１の− Ｎビット組立回路 信号監視回路 制御回路 １ビツトメモリ タイミング回路 ゲート回路 Ｎビットメモリ
能ブロック図である。 の、１の− Ｎビット組立回路 信号監視回路 制御回路 １ビツトメモリ タイミング回路 ゲート回路 Ｎビットメモリ
Claims (1)
- 【特許請求の範囲】 １、入力信号を一定周期で抽出し、該抽出した値をパケ
ットとして出力するパケット化装置において、該装置は
、 前記入力信号を一定周期で抽出し、該抽出した信号をＮ
ビットの並列データとして出力するＮビット組立手段と
、 該Ｎビット組立手段より出力された並列データを入力し
、該並列データのサンプル値列より信号の変化を検出し
て該変化に対応する検出信号を出力する信号監視手段と
、 該信号監視手段から検出信号を受信し、該検出信号の内
容により前記入力信号の変化、無変化を判定する制御手
段とを有し、 該制御手段は、前記検出信号により前記入力信号に変化
がないと判定した間、該入力信号のパケット化およびパ
ケット出力を休止することを特徴とするパケット化装置
。 ２、請求項１に記載のパケット化装置において、前記制
御手段は、前記入力信号に変化が無い状態が継続したと
き、一定時間毎に前記入力信号の値を示す情報を含むパ
ケットを出力することを特徴とするパケット化装置。 ３、請求項１に記載のパケット化装置において、前記制
御手段は、前記入力信号に変化が無い状態が継続したと
き、一定時間毎に前記入力信号の値をパケット化して出
力することを特徴とするパケット化装置。 ４、請求項１に記載のパケット化装置において、該装置
は所定の情報部の制御データとなるデータをパケット化
することを特徴とするパケット化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1211280A JPH0376343A (ja) | 1989-08-18 | 1989-08-18 | パケット化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1211280A JPH0376343A (ja) | 1989-08-18 | 1989-08-18 | パケット化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0376343A true JPH0376343A (ja) | 1991-04-02 |
Family
ID=16603314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1211280A Pending JPH0376343A (ja) | 1989-08-18 | 1989-08-18 | パケット化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0376343A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5417604A (en) * | 1977-07-08 | 1979-02-09 | Mitsubishi Electric Corp | Information transmitter |
| JPS60177758A (ja) * | 1984-02-23 | 1985-09-11 | Chubu Electric Power Co Inc | パケツト組立タイミング制御方式 |
-
1989
- 1989-08-18 JP JP1211280A patent/JPH0376343A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5417604A (en) * | 1977-07-08 | 1979-02-09 | Mitsubishi Electric Corp | Information transmitter |
| JPS60177758A (ja) * | 1984-02-23 | 1985-09-11 | Chubu Electric Power Co Inc | パケツト組立タイミング制御方式 |
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