JPH0378838A - Information processor - Google Patents

Information processor

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Publication number
JPH0378838A
JPH0378838A JP1216488A JP21648889A JPH0378838A JP H0378838 A JPH0378838 A JP H0378838A JP 1216488 A JP1216488 A JP 1216488A JP 21648889 A JP21648889 A JP 21648889A JP H0378838 A JPH0378838 A JP H0378838A
Authority
JP
Japan
Prior art keywords
signal
power
turned
reset
main
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1216488A
Other languages
Japanese (ja)
Inventor
Kensuke Machii
賢介 待井
Akiyoshi Nakamura
明善 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP1216488A priority Critical patent/JPH0378838A/en
Publication of JPH0378838A publication Critical patent/JPH0378838A/en
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、電子機器の不安定状態をなくした情報処理装
置に間する。
DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention provides an information processing device that eliminates the instability of electronic equipment.

[従来の技術] 従来、電子機器は不安定状態たとえば内部ソフト処理が
正常に動作されないために、例えば暴走現象を起こし、
機器の操作が全く不能に陥ることがある。電子機器の動
作をオフする場合、装置の電源スィッチをオフし、直接
電源ラインを切断するハードウェア的な方式があり、ま
た、電源スィッチの他にリセットスイッチによフて機器
全体をハード的にリセットすることが一般に実施されて
いる。一方、ソフト的に行う方式としては、メインスイ
ッチがオフ状態になったことを検出してマスク不可割り
込み、即ちrNMIJと称する方式によって行われてい
た。
[Prior Art] Conventionally, electronic devices have been in an unstable state, for example, due to internal software processing not operating normally, for example, a runaway phenomenon has occurred.
The equipment may become completely inoperable. When turning off electronic equipment, there is a hardware method of turning off the device's power switch and directly cutting off the power line. Resetting is generally practiced. On the other hand, as a software method, a method called a non-maskable interrupt, ie, rNMIJ, has been used by detecting that the main switch is turned off.

第4図(a)は、従来技術による電源制御回路の回路構
成の一例で、電源のオン・オフを制御す′ろ信号として
メインスイッチ人力信号401および電池電圧が一定レ
ベル以下のときロウとなる信号、即ちパワーフェイル信
号402を用いており、電源制御信号40Bがハイとな
ったとき電源がオンするようになっている。電源は、メ
インスイッチ入力信号401およびパワーフェイル信号
が両方ともハイとなったときオンとなり、パワースイッ
チ入力信号またはパワーフェイル信号がロウとなったと
きNMI信号407が発生しソフトウェアによりパワー
オフコマンド403を発生させてメイン電源をオフする
FIG. 4(a) shows an example of the circuit configuration of a power supply control circuit according to the prior art, in which the main switch human power signal 401 and the battery voltage are low when the power supply on/off control signal is below a certain level. A signal, that is, a power fail signal 402 is used, and the power is turned on when the power control signal 40B becomes high. The power is turned on when both the main switch input signal 401 and the power fail signal become high, and when the power switch input signal or the power fail signal becomes low, an NMI signal 407 is generated and the power off command 403 is issued by software. Turn off the main power.

また、ソフトウェアが暴走していたり、NMI信号がき
かない場合は、メインスイッチ401をオフし、さらに
、リセットボタンを押すことにより、リセット信号40
4を立ち下げるというハードウェア的な方式により、メ
イン電源をオフすることが知られている。
In addition, if the software is running out of control or the NMI signal does not work, turn off the main switch 401 and press the reset button to send the reset signal 401.
It is known that the main power supply is turned off by a hardware method of turning off the main power supply.

第4図(b)は第4図(a)のタイミングチャートで、
メインスイッチ信号401およびパワーフェイル信号4
02がともにハイとなるtlで電源制御信号406がハ
イとなる。t3ではメインスイッチがオフとなってNM
r信号407が発生し、ソフトウェアによりパワーオフ
コマンド403を発生させ、これにより電源制御信号4
06をロウにすることによりメイン電源をオフする。t
3はパワーフェイル信号がオフになった場合で、メイン
スイッチがオフになった場合と同様にメイン電源をオフ
する。第4図(a)、(b)において同一番号は同じも
のを意味する。
FIG. 4(b) is the timing chart of FIG. 4(a),
Main switch signal 401 and power fail signal 4
The power supply control signal 406 becomes high at tl when both 02 and 02 become high. At t3, the main switch is turned off and NM
The r signal 407 is generated, causing the software to generate a power-off command 403, which causes the power control signal 4 to be generated.
By setting 06 low, the main power is turned off. t
3 is a case where the power fail signal is turned off, and the main power is turned off in the same way as when the main switch is turned off. In FIGS. 4(a) and 4(b), the same numbers mean the same things.

[発明が解決しようとする課題] しかし、前述の従来技術では、ハードウェアでメイン電
源をオフする場合、RAM、外部記憶装置等のアクセス
中に電源をオフすると記憶内容が破壊されるという問題
点がある。また、小型の情報処理装置では、表示部に液
晶等を用いているが、この液晶で使われる種類の異なっ
た、いくつかの電圧には立ち上げ、あるいは立ち下げの
順番が決められており、ハードウェアで電源をオフした
場合、この順番が守られず、液晶を破壊する恐れがある
。そのためソフトウェアで電源のオフを制御する必要が
あるが、従来のソフトウェアによる電源をオフする方式
では、ソフトウェアの暴走時やアプリケーションによる
割り込み禁止時に電源をオフできないという問題点を有
する。
[Problem to be Solved by the Invention] However, in the above-mentioned conventional technology, when the main power is turned off by hardware, there is a problem that the memory contents are destroyed if the power is turned off while accessing the RAM, external storage device, etc. There is. Furthermore, in small information processing devices, liquid crystals are used in the display section, and the order in which the voltages are turned on and off is determined for the different types of voltages used in these liquid crystals. If you turn off the power using hardware, this order will not be followed and there is a risk of damaging the LCD. Therefore, it is necessary to control the power off using software, but the conventional method of turning off the power using software has the problem that the power cannot be turned off when the software runs out of control or when interrupts are disabled by an application.

そこで、本発明は従来のこのような問題点を解決するも
ので、その目的とするところは、ソフトウェアの暴走時
や割り込み禁止中にも、ソフトウェアにより、液晶など
各種電源の立ち下げシーケンスを守りながら、不安定な
装置の動作状態を確実にリセットし、全体を安定状態に
した情報処理装置を提供することにある。
Therefore, the present invention is intended to solve these conventional problems.The purpose of the present invention is to use software to maintain the shutdown sequence of various power supplies such as LCD, even when the software runs out of control or when interrupts are disabled. An object of the present invention is to provide an information processing device that can reliably reset the unstable operating state of the device and bring the entire device into a stable state.

[課題を解決するための手段] 本発明は、装置本体が制御の効かない不安定状態になっ
た場合において、前記装置本体はソフトウェアにより自
動的に安定状態にもちきたす電源制御回路を備えている
ことを特徴とする。
[Means for Solving the Problems] The present invention provides a power supply control circuit that automatically brings the device body to a stable state using software when the device body is in an uncontrollable unstable state. It is characterized by

[作用] 本発明の上記の構成によれば、メインスイッチやパワー
フェイル信号により電源制御部回路が電源をオン・オフ
し、ソフトウェアの暴走時や割り込み禁止時にメインス
イッチがオフされたりパワーフェイルになった場合、あ
る一定時間たった後、自動的に装置のリセットが入るよ
うになっており、装置初期起動プログラム(B I O
9)の先頭でメインスイッチがオフされていること、あ
るいはパワーフェイルになっていることを判断し、装置
内の各種電源を立ち下げる順番を守りながら装置のメイ
ン電源をオフする。
[Function] According to the above configuration of the present invention, the power control circuit turns on and off the power in response to the main switch and the power fail signal, and the main switch is turned off or power fails when software runs out of control or interrupts are disabled. If the device is reset after a certain period of time, the device initial startup program (B I O
At the beginning of step 9), it is determined that the main switch is turned off or a power failure has occurred, and the main power of the device is turned off while observing the order in which various power sources in the device are turned off.

[実施例コ 第1図は本発明による電源制御部のブロック図で、入力
信号101はメインスイッチ信号あるいはパワーフェイ
ル信号などの電源のオン・オフを決定するための信号で
、電源制御回路、リセット信号生成回路、割り込み制御
手段、および装置初期起動手段(B I O3)に入力
されている。102は、実際にメイン電源をオン・オフ
する信号103を電源に送るための電源制御回路で、入
力信号101がハイのとき電源制御信号10.3をハイ
にすることによりメイン電源をオンさせ、入力信号10
1がロウのときはNMI信号105を発生する。また、
パワーオフコマンド104が入力された場合は、電源制
御信号103をロウにすることによりメイン電源をオフ
させる。106は割り込み制御手段で、CPUから割り
込み信号107が入力された時に、入力信号101がロ
ウであった場合パワーオフコマンド104を電源制御回
路102に送る。108は装置初期起動手段(BIOS
)で、通常は装置を初期状態から起動させるものである
が、CPUからリセット要求信号109が入力された時
に、入力信号101がロウであった場合はパワーオフコ
マンド104を電源制御回路102に送るという機能も
持つ。111はリセット信号生成回路で、人力信号10
1がロウの時、あるいはリセットボタン110が押され
た時、リセット信号112をCPUに送る。
[Example 1] Fig. 1 is a block diagram of a power supply control unit according to the present invention, and an input signal 101 is a signal for determining whether to turn on or off the power supply, such as a main switch signal or a power fail signal, and is used to control the power supply control circuit and reset. It is input to the signal generation circuit, interrupt control means, and device initial startup means (BIO3). 102 is a power supply control circuit for sending a signal 103 to the power supply to actually turn on and off the main power supply; when the input signal 101 is high, the main power supply is turned on by setting the power supply control signal 10.3 to high; input signal 10
When 1 is low, an NMI signal 105 is generated. Also,
When the power-off command 104 is input, the main power is turned off by setting the power control signal 103 to low. Reference numeral 106 denotes an interrupt control means, which sends a power-off command 104 to the power supply control circuit 102 if the input signal 101 is low when an interrupt signal 107 is input from the CPU. 108 is a device initial startup means (BIOS)
), which normally starts the device from the initial state, but if the input signal 101 is low when the reset request signal 109 is input from the CPU, a power-off command 104 is sent to the power control circuit 102. It also has this function. 111 is a reset signal generation circuit, which generates a human input signal 10.
1 is low or when the reset button 110 is pressed, a reset signal 112 is sent to the CPU.

第2図(a)は本発明におけるリセット制御回路の一実
施例である。201はリセットボタンからの入力信号、
203はメインスイッチ信号、204はパワーフェイル
信号である。リセットボタン入力信号201は、リセッ
トボタンが押されている間ロウとなり、メインスイッチ
信号203はメインスイッチが切られた時ロウとなり、
またパワ−フェイル1言号204は、電池の電圧が一定
レベル以下のときロウとなる。人力信号202は、メイ
ン電源がオフの時ロウ、オンの時ハイとなる信号で、メ
イン電源がオンのときだけメインスイッチ信号203お
よびパワーフェイル信号204の人力を有効にするため
のマスク信号である。また、207は入力信号205の
立ち上がりに同期して一定時間ロウレベルとなるリセッ
ト信号を出力する回路である。
FIG. 2(a) shows an embodiment of the reset control circuit according to the present invention. 201 is the input signal from the reset button,
203 is a main switch signal, and 204 is a power fail signal. The reset button input signal 201 is low while the reset button is pressed, and the main switch signal 203 is low when the main switch is turned off.
Further, the power fail 1 word 204 becomes low when the battery voltage is below a certain level. The human power signal 202 is a signal that becomes low when the main power source is off and high when the main power source is on, and is a mask signal to enable the human power of the main switch signal 203 and power fail signal 204 only when the main power source is on. . Further, 207 is a circuit that outputs a reset signal that is at a low level for a certain period of time in synchronization with the rise of the input signal 205.

第2図(b)は第2図(a)の各信号のタイミングチャ
ートであり、この図に基づいて回路動作を説明する。t
lではリセットボタンが押され、これによりリセット要
求信号205が発生し、リセッ) 18号出力回路20
7は入力信号205の立ち上がりtlに同期してリセッ
ト信号206を出力する。t3ではパワーフェイル信号
がロウとなり、これによりリセット要求信号205が発
生する。このときのロウレベルのパルス幅T1は、第2
図(a)のRとCによる時定数に依存する。このリセッ
ト要求信号205の立ち上がりtlに同期してリセット
信号206が出力される。この動作は、メインスイッチ
信号203によりリセット要求信号が発生した場合も同
様である。
FIG. 2(b) is a timing chart of each signal in FIG. 2(a), and the circuit operation will be explained based on this diagram. t
18 output circuit 20
7 outputs a reset signal 206 in synchronization with the rising edge tl of the input signal 205. At t3, the power fail signal becomes low, thereby generating the reset request signal 205. The low level pulse width T1 at this time is the second
It depends on the time constant due to R and C in figure (a). A reset signal 206 is output in synchronization with the rising edge tl of this reset request signal 205. This operation is similar when a reset request signal is generated by the main switch signal 203.

従って、第2図(a)の回路では、リセットボタンが押
されたときだけリセット信号を出力するのではなく、メ
インスイッチ人力信号203またはパワーフェイル信号
204がロウになって一定時間たつとリセット信号20
6を自動的に出力できる。
Therefore, in the circuit of FIG. 2(a), instead of outputting a reset signal only when the reset button is pressed, the reset signal is output when the main switch manual signal 203 or the power fail signal 204 becomes low and a certain period of time elapses. 20
6 can be output automatically.

第3図は本発明の実施例におけるメインスイッチ(また
はパワーフェイル信号)301がオフとなってから電源
がオフとなるまでのタイミングチャートである。第3図
(a)は割り込みによりソフトで電源をオフした場合で
、tlでメインスイッチ301を切ってから電源を正常
に切るために必要な処理(各種電源の立ち下げ順番を守
らせる処理など)をソフトでT2の間に行いt2でメイ
ン電源をオフする。このとき、メインスイッチ301が
オフとなってからリセット信号303が生じるまでの時
間T1をT2より長く設定しておけば、メイン電源をオ
フするための処理中にリセッI・されることはない。第
3図(b)はソフトウェアの暴走中、あるいは割り込み
が禁止されている場合で、このとき割り込みによる電源
のオフができないため、リセット信号生成回路によりつ
くられたリセット信号303により、装置初期起動プロ
グラムが走り始める。プログラムの先頭では常にメイン
スイッチのレベルと、パワーフェイル信号のレベルを監
視していて、メインスイッチがオフであったり、パワー
フェイル信号がロウであった場合、ソフトウェアにより
各種電源の決められた立ち下げの順番を守りながらメイ
ン電源をオフする。この働きにより、t3でメイン電源
がオフされる。
FIG. 3 is a timing chart from when the main switch (or power fail signal) 301 is turned off to when the power is turned off in the embodiment of the present invention. Figure 3(a) shows the case where the power is turned off by software due to an interrupt, and the processing required to turn off the power normally after turning off the main switch 301 with tl (processing to ensure that the order in which various power supplies are turned off is respected, etc.) This is done using software during T2 and the main power is turned off at t2. At this time, if the time T1 from when the main switch 301 is turned off until the reset signal 303 is generated is set to be longer than T2, the reset will not occur during the processing for turning off the main power supply. FIG. 3(b) shows a case where the software is running out of control or when interrupts are disabled. At this time, the power cannot be turned off by interrupts, so the reset signal 303 generated by the reset signal generation circuit is used to program the device's initial startup program. starts running. At the beginning of the program, the main switch level and power fail signal level are always monitored, and if the main switch is off or the power fail signal is low, the software will automatically turn off the various power supplies. Turn off the main power while observing the following order. Due to this function, the main power supply is turned off at t3.

[発明の効果コ 以上述べたように本発明によれば、メイン電源のオフを
すべてソフトウェアで行なうことができる回路およびプ
ログラムを加えることにより、情報処理装置が暴走した
時や割り込みが禁止されている時にもソフトウェアによ
りメイン電源をオフすることができる。また、電源のオ
フをすべてソフトウェアで行なうため、このソフトウェ
アで各種電源を立ち下げる順番を守らせることや、メイ
ン電源をオフする前にRA Mの内容を退避するなどの
処理も可能となる。このような働きにより不安定状態に
なった場合を考慮して、情報処理装置の信頼性の向上を
図ることができる。
[Effects of the Invention] As described above, according to the present invention, by adding a circuit and a program that can turn off the main power completely by software, it is possible to prevent the information processing device from running out of control and to prevent interrupts. The main power can also be turned off by software. Furthermore, since all power-off operations are performed by software, it is possible to use this software to maintain the order in which various power sources are turned off, and to save the contents of RAM before turning off the main power source. By taking into consideration the case where an unstable state occurs due to such a function, it is possible to improve the reliability of the information processing device.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の情報処理装置の電源制御部のブロック
図。 第2図(a)は本発明の実施例におけるリセット信号生
成回路図の一例で、第2図(l〕)はそのタイミングチ
ャート。 第3図は本発明の装置においてメイン電Rをオフする時
のタイミングチャートで、第3図(a)は通常動作時に
ソフトウェアによりメイン電源をオフする場合の図、第
3図(b)は、ソフトウェアの暴走時あるいは割り込み
禁止時にメイン電源をオフする場合の図である。 第4図(a)は従来技術による電源制御回路の回路構成
例の図で、第4図(1))はそのタイミングチャートで
ある。 101・・・メインスイッチ信号またはパワーフェイル
信号 102・・・電源制御回路 103・・・電源制御信号 104・・・パワーオフコマンド 105・・・NMI信号 106・・・割り込み制御手段 107・・・割り込み信号 108・・・装置初期起動手段(BrO3)109・・
・リセット要求信号 110・・・リセットボタン人力信号 111・・・リセット信号生成回路 201・・・リセットボタン人力信号 202・・・マスク信号 203・・・メインスイッチ信号 204・・・パワーフェイル信号 205・・・リセット要求信号 20G・・・リセット信号 20?・・・リセッ)[号出力回路 301・・・メインスイッチ信号(またはパワーフェイ
ル信号) 302・・・NMI信号 303・・・リセット信号 304・・・電源制御信号 401・・・メインスイッチ入力信号 402・・・パワーフェイル信号 403・・・パワーオフコマンド 404・・・リセット信号 406・・・電源制御信号 407・・・NMI信号 以 上
FIG. 1 is a block diagram of a power supply control section of an information processing apparatus according to the present invention. FIG. 2(a) is an example of a reset signal generation circuit diagram in an embodiment of the present invention, and FIG. 2(l) is its timing chart. FIG. 3 is a timing chart when the main power R is turned off in the device of the present invention, FIG. 3(a) is a diagram when the main power is turned off by software during normal operation, and FIG. 3(b) is FIG. 6 is a diagram showing a case where the main power is turned off when software runs out of control or when interrupts are disabled. FIG. 4(a) is a diagram of an example of the circuit configuration of a power supply control circuit according to the prior art, and FIG. 4(1)) is a timing chart thereof. 101... Main switch signal or power fail signal 102... Power control circuit 103... Power control signal 104... Power off command 105... NMI signal 106... Interrupt control means 107... Interrupt Signal 108...Device initial startup means (BrO3) 109...
-Reset request signal 110...Reset button human power signal 111...Reset signal generation circuit 201...Reset button human power signal 202...Mask signal 203...Main switch signal 204...Power fail signal 205 ...Reset request signal 20G...Reset signal 20? ... Reset) [output circuit 301 ... Main switch signal (or power fail signal) 302 ... NMI signal 303 ... Reset signal 304 ... Power supply control signal 401 ... Main switch input signal 402 ... Power fail signal 403 ... Power off command 404 ... Reset signal 406 ... Power supply control signal 407 ... NMI signal or higher

Claims (1)

【特許請求の範囲】[Claims] 装置本体が制御の効かない不安定状態になった場合にお
いて、前記装置本体はソフトウェアにより自動的に安定
状態にもちきたす電源制御回路を備えていることを特徴
とする情報処理装置。
An information processing device characterized in that the device main body is equipped with a power supply control circuit that automatically returns the device to a stable state using software when the device main body is in an uncontrollable unstable state.
JP1216488A 1989-08-23 1989-08-23 Information processor Pending JPH0378838A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1216488A JPH0378838A (en) 1989-08-23 1989-08-23 Information processor

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JP1216488A JPH0378838A (en) 1989-08-23 1989-08-23 Information processor

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