JPH0379072A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体記憶装置、特にダイナミックＲＡＭの
メモリセルにおけるキャパシタおよびその製造方法に関
する。

（従来の技術） ダイナミック型ＲＡＭ　（以下、ＤＲＡＭと称する）の
高集積化に伴ない、メモリセルのキャパシタの占有面積
は制限され、ますます小さくなってきた。しかしながら
、α線によるソフトエラーを防止するためにはこの限ら
れた面積内で十分なキャパシタの容量を確保する必要が
ある。

第３図は従来のＤＲＡＭの構成を示す断面図である。Ｐ
型シリコン基板２！に形成された素子分離領域２２によ
り分離された基板上に、ゲート酸化ＷＡ２３およびゲー
ト電極２４が形成され、その両側の基板表面にＮ１型の
ソース拡散層２５、ドレイン拡散層２Ｇで構成されるメ
モリセルのＭＯＳ）ランジスタ２７が形成されている。

ＭＯＳ）ランジスタ２７を覆う層間絶縁膜２８にはソー
ス拡散層２５表面が露出する開口部２９が形成されてお
り、この部分を用いてキャパシタが形成されている。二
のキャパシタはその表面積を増大させるため開口部ｚ９
の側壁面から延長するように突出した側壁＠３０が形成
されている。これにより、開口部２９周辺の層間絶縁膜
２８上から側壁膜３０表面およびソース拡散層２５を被
覆する一方のキャパシタ電極３１が形成され、キャパシ
タ用の酸化膜３２を挟んで他方のキャパシタ電極３３が
形成されている。また、上層には層間絶縁膜３４を介し
て金属配線３５が形成され、層間絶縁１１８４のコンタ
クトホール３ＢによりＭＯＳトランジスタ１７のドレイ
ン拡散層２Ｂと接続されている。

このように、基板表面上の比較的小さい面積で、なるべ
く大きい容量を持つようにキャパシタ電極が形成される
。このキャパシタの製造方法の一部分の工程を第４図（
ａ）、（ｂ）の断面図を参照して説明する。まず、ＭＯ
Ｓトランジスタ２７のソース拡散層２５の表面が露出す
る開口部２９が形成された７０００人程度０膜厚の層間
絶縁膜２８全面に、減圧ＣＶＤ等によりシリコン窒化膜
４１を形成する。

その後、ＲＩ　Ｅ　（ｒｅａｃＮｖｅ　Ｊｏｎ　ｅｔｃ
ｈｉｎｇ）法による異方性エツチングを行い、シリコン
窒化膜４１を開口部２９の側面にのみ残して除去する（
第４図（ａ））。次に、層間絶縁膜２８をフッ化アンモ
ニウムで３０００人程度エフチングすることにより、層
間絶縁１１Ａ２ｇの膜厚を薄くし、シリコン窒化Ｈ４１
が開口部外に突出するようにする（第４図（ｂ））。そ
の後、第３図のようにキャパシタ電極３１．キャパシタ
用の酸化膜３２、キャパシタ電極３３を形成する。

ところで、この製造方法によりキャパシタを製造すると
、問題が生じる。第４図（ｂ）のように層間絶縁膜２Ｂ
をエッチバックする工程では、エツチング時間を設定し
て層間絶縁膜２８のエツチングを途中で止めるため、層
間絶縁膜２８をどの程度残すかその膜厚制御性に欠けて
おり、下層にあるＭＯＳ）ランジスタ２７のゲート電極
２４との層間耐圧が弱くなる可能性が多分にあり、最悪
の場合にはショートする危険性がある。

（発明が解決しようとする課題） このように従来では層間絶縁膜のエツチングを途中で止
めるため、この層間絶縁膜をどの程度残すかその膜厚制
御性に欠けており、下層にあるＭＯＳ）ランジスタのゲ
ート電極との層間耐圧が弱くなるという欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、基板上での形成面積が小さい領域で
、大きい容量を持ったキャパシタ電極を有した高信頼性
の半導体記憶装置およびその製造方法を提供することに
ある。

［発明の構成］ （課題を解決するための手段） この発明の半導体記憶装置は第１導電型の半導体基体と
、前記基体上に選択的に形成された素子分離用としての
第１の絶縁膜と、前記第１の絶縁膜に囲まれた前記基板
上に形成された第２の絶縁膜と、前記第２の絶縁膜上に
選択的に形成された第１の導電体層と、前記第１導電型
の半導体基体の表面に選択的に形成された第２導電型の
第１、第２の半導体領域と、前記第１の導電体層上に積
層され、前記第１、第２の半導体領域の表面が露出する
ような開口部が設けられた第３の絶縁膜と、前記第３の
絶縁膜における開口部内底面から環状に突出して設けら
れた凸壁と、前記凸壁側表面を含む前記開口部内壁面全
域および第３の絶縁膜上に選択的に形成された第１の多
結晶半導体層からなる第１の電極と、前記第１の電極上
に形成されたキャパシタ用の酸化膜と、前記キャパシタ
用の酸化膜上に形成された第２の多結晶半導体層からな
る第２の電極と、前記第２の半導体領域の露出部分を除
く全面に形成された第４の絶縁膜と、前記第２の半導体
領域の露出部分を含む全面に形成された第２の導電体層
とから構成される。

この発明の半導体記憶装置の製造方法は第１導電型の半
導体基体上に素子分離用としての第１の絶縁膜を選択的
に形成する工程と、前記第１の絶縁膜に囲まれた前記基
板上に第２の絶縁膜を形成する工程と、前記第２の絶縁
膜上に第１の導電体層を選択的に形成する工程と、前記
第１導電型の半導体基体の表面に不純物を導入して第２
導電型の第１・第２の半導体領域を選択的に形成する工
程と、前記第１の導電体層を含む基板全面に第３の絶縁
膜を形成する工程と、前記第３の絶縁膜に対し、前記第
１、第２の半導体領域の表面が露出するような開口部を
形成する工程と、前記開口部側面を含む第３の絶縁膜上
および前記第１の半導体領域の表面上に第１のエッチン
グ・レートを有するエッチング・ストッパ膜を形成する
工程と、前記第１のエッチング・ストッパ膜上に第２の
エツチング争レートを有する第２のエッチング・ストッ
パ膜を形成する工程と、前記第２のエッチング・ストッ
パ膜上に第１のエツチング會レートを有する凸壁形成用
の膜を形成する工程と、前記凸壁形成用の膜を前記第１
のエツチングやレートに適合した異方性のエツチング技
術によりエツチングし、側壁として前記開口部内の側面
に残す工程と、前記第２のエッチング・ストッパ膜を前
記第２のエッチング・レートに適合した異方性のエツチ
ング技術によりエツチングし゛、この第２のエッチング
・ストッパ膜を開口部内の底部に残す工程と、前記第１
のエッチング・ストッパ膜を前記第１のエッチング・レ
ートに適合した異方性のエツチング技術によりエツチン
グし、この第１のエッチング・ストッパ膜を開口部内の
側面に残す工程と、前記開口部内壁面全域および第３の
絶縁膜上に第１の多結晶半導体層からなる第１の電極を
選択的に形成する工程と、前記第１の電極上に酸化法に
よりキャパシタ用の酸化膜を形成する工程と、前記キャ
パシタ用の酸化膜上に第２の多結晶半導体層からなる第
２の電極を形成する工程と、前記第２の半導体領域の露
出部分を除く全面に第４の絶縁膜を形成する工程と、前
記第２の半導体領域の露出部分を含む全面に第２の導電
体層を形成する工程とから構成される。

（作　用） この発明では、キャパシタ部分製造用の開口部内に環状
に突出して設けられた凸壁により、第１の多結晶半導体
層を凸壁側表面を含む前記開口部内壁面全域および第３
の絶縁膜上に選択的に形成して、キャパシタの第１電極
をひだ状の波形電極とすることによって、電極面の表面
積を大きく、もって容量の大きなキャパシタが形成され
る。このキャパシタの製造方法では、第１のエッチング
・ストッパ膜により、第１の導電体層上の層間絶縁膜を
エツチングしないようにして層間耐圧を下げないように
する。また、第１のエッチング・ストッパ膜は第２のエ
ッチング・ストッパ膜とそのエッチング・レートが異な
っており、構造が微細なひだ状の波形電極をセルファラ
インで製造する。

（実施例） 以下、図面を参照してこの発明を実施例により説明する
。

第１図（ａ）〜（【）はこの発明に係るダイナミック型
ＲＡＭ　（以下、ＤＲＡＭと称する）におけるメモリセ
ルの製造方法の主要な工程を示す断面図である。すなわ
ち、まず、Ｐ型シリコン基板１に素子分離領域としての
フィールド酸化膜２を形成する。その後、フィールド酸
化膜２で囲まれた基板１の表面に、ゲート酸化膜３およ
びゲート電極４を選択的に形成する。次に、ゲート電極
４およびフィールド酸化膜２をマスクとして例えばＰ（
リン）をイオン注入することにより、Ｎ＋型のソース拡
散層５、ドレイン拡散層６を形成する。

その後、全面に例えばＣＶＤ　（化学気相成長）法によ
りシリコン酸化膜７を４０００人程度堆積し、その後、
ソース拡散層５上のシリコン酸化膜７の一部を選択的に
エツチングし、開口部８を形成する（第１図（ａ））。

次に、開口部８側面を含むシリコン酸化膜７上および開
口部８底部のソース拡散層５の表面上にシリコン酸化膜
７のエツチングＱストッパ膜として膜厚が１０００人程
度０シリコン窒化膜９を減圧ＣＶＤ法により形成する。

その後、シリコン窒化膜９上に多結晶シリコン層１０を
堆積した後、この多結晶シリコン層ｌＯ上に２層目のシ
リコン窒化膜１１を１０００人程度形成する（第１図（
ｂ））。

次に、ＲＩＥ法による異方性エツチングを行い、シリコ
ン窒化膜１１を開口部８の側面にのみ残して除去する。

このときのＲＩＥ法は、シリコン窒化ｇｔ１のエッチン
グ・レートが高くなるような異方性エツチングであり、
多結晶シリコン層１０の有するエッチング・レートは極
めて低くなるので、下層の多結晶シリコン層１０がエツ
チング。ストッパトシて作用し、多結晶シリコン層１０
上のシリコン窒化膜１１のエツチング終了時点が検出で
きる（第１図（Ｃ））。

次に、ＲＩＥ法による異方性エツチングを行い、多結晶
シリコン層ｌＯを開口部８の底部にのみ残して除去する
。このときのＲＩＥ法は、多結晶シリコン層１０のエッ
チング・レートが高くなるような異方性エツチングであ
り、シリコン窒化膜９，１１の有するエッチング・レー
トは極めて低くなるので、下層のシリコン窒化膜９がエ
ッチング・ストッパとして作用し、シリコン酸化膜９上
の多結晶シリコン層ｌＯのエツチング終了時点が検出で
きる。

こうして、開口部８内には、底面に露出したシリコン窒
化膜９を囲むように環状に突出したシリコン窒化１１１
１が形成され、キャパシタ用の溝１２がドーナツ状に形
成される（第１図（ｄ））。

次に、第１図Ｃｃ）と同様のＲＩＥ法による異方性エツ
チングを行い、シリコン窒化膜９を開口部８の側面にの
み残して除去する。これにより、開口部８の一部底面に
ソース拡散領域５が露出する。その後、露出したソース
拡散領域５を含む開口部８内壁面全域および第３の絶縁
膜上に多結晶シリコン層を形成し、バターニングして一
方のキャパシタ電極１３を形成する。続いて、キャパシ
タ電極１３の表面にキャパシタ酸化膜！４を形成した後
、キャパシタ用の酸化膜１４上に他方のキャパシタ電極
１５を形成することにより、キャパシタ１６を形成する
　（第１図（ｅ））。

次に、全面に層間絶縁膜を堆積した後、トランジスタの
ドレイン領域６の一部が露出するようにバターニングし
、アルミニウムによるドレイン電極１８を形成する　（
第１図（ｆ））。

このような製造方法によれば、キャパシタ部分製造用の
開口部８内に環状に突出して形成されたシリコン窒化膜
ｌｌの凸壁により、キャパシタ部分の領域をひだ状の波
形とすることによって、電極面の表面積を大きく、もっ
て容量の大きなキャパシタが形成される。また、このキ
ャパシタを製造するにあたり、それぞれエッチング・レ
ートが異なる膜材料を組み合わせてキャパシタ部分の領
域を形成するので、エツチング制御が容易にでき、構造
が微細なひだ状の波形電極をセルファラインで製造され
る。

なお、エッチング・レートが異なる膜材料の組み合わせ
はこの実施例における、シリコン窒化膜９−多結晶シリ
コン層ｌＯ−シリコン窒化膜１１の代わりに、シリコン
窒化膜（９）−多結晶シリコン層（１０）−シリコン酸
化膜（１１）または、多結晶シリコン層（９）−シリコ
ン窒化膜（１０）−多結晶シリコン層（１１）または、
多結晶シリコン層（９）−シリコン酸化膜（ｌＯ）−多
結晶シリコン層（１１）等の組み合わせを用いても実現
できる。

また、キャパシタの電極面の表面積をさらに大きくし、
容量の大きなキャパシタを形成したい場合、第２図のよ
うにドーナツ状の溝１２の外周を第１図の実施例のもの
より大きく取ることによって実現できる。この場合の開
口部８は、層間絶縁膜７において、ゲート電極３の一部
上層にも開けられる恐れがあるため、例えば、層間絶縁
膜７の層間における所定の層間面上にエツチングストッ
パ層（図示せず）を挿入するなどして、その位置Ａで開
口部８の形成を終了させる必要がある。さらに、シリコ
ン窒化膜盲の凸壁にかこまれた内部をエツチングしてソ
ース拡散領域５を露出させる場合にも、開口部以外の層
間絶縁膜７表面上にエツチングストッパ層（図示せず）
を設けるとよい。

［発明の効果］ 以上説明したようにこの発明によれば、大きい容量を持
ったキャパシタ電極を有した高信頼性の半導体記憶装置
およびその製造方法を提供することができる。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）はそれぞれこの発明の一実施例に
係るダイナミック型ＲＡＭのメモリセルの製造方法の主
要な工程を示す断面図、ｆｆ１２図はこの発明の他の実
施例方法によるダイナミック型ＲＡＭのメモリセルの構
成を示す断面図、第３図は従来のダイナミック型ＲＡＭ
のメモリセルの構成を示す断面図、第４図（ａ）および
（ｂ）は第３図の構成のメモリセルの製造工程の一部分
を示す断面図である。 １・・・Ｐ型半導体基板、２・・・フィールド酸化膜、
３・・・ゲート電極、４・・・ゲート酸化膜、５・・・
ソース拡散層、６・・・ドレイン拡散層、７，１７・・
・層間絶縁膜、８・・・開口部、９．１１・・・シリコ
ン窒化膜、ｌＯ・・・多結晶シリコン層、１２・・・溝
、１３．１５・・・キャパシタ電極、１４・・・キャパ
シタ酸化膜、１６・・・キャパシタ、１８・・・ドレイ
ン電極。

Claims (2)

【特許請求の範囲】
1. （１）第１導電型の半導体基体と、 前記基体上に選択的に形成された素子分離用の第１の絶
   縁膜と、 前記第１の絶縁膜に囲まれた前記基板上に形成された第
   ２の絶縁膜と、 前記第２の絶縁膜上に選択的に形成された第１の導電体
   層と、 前記第１導電型の半導体基体の表面に選択的に形成され
   た第２導電型の第１、第２の半導体領域と、 前記第１の導電体層上に積層され、前記第１、第２の半
   導体領域の表面が露出するような開口部が設けられた第
   ３の絶縁膜と、 前記第３の絶縁膜における開口部内底面から環状に突出
   して設けられた凸壁と、 前記凸壁側表面を含む前記開口部内壁面全域および第３
   の絶縁膜上に選択的に形成された第１の多結晶半導体層
   からなる第１の電極と、 前記第１の電極上に形成されたキャパシタ用の酸化膜と
   、 前記キャパシタ用の酸化膜上に形成された第２の多結晶
   半導体層からなる第２の電極と、 前記第２の半導体領域の露出部分を除く全面に形成され
   た第４の絶縁膜と、 前記第２の半導体領域の露出部分を含む全面に形成され
   た第２の導電体層と を具備したことを特徴とする半導体記憶装置。
2. （２）第１導電型の半導体基体上に素子分離用としての
   第１の絶縁膜を選択的に形成する工程と、前記第１の絶
   縁膜に囲まれた前記基板上に第２の絶縁膜を形成する工
   程と、 前記第２の絶縁膜上に第１の導電体層を選択的に形成す
   る工程と、 前記第１導電型の半導体基体の表面に不純物を導入して
   第２導電型の第１、第２の半導体領域を選択的に形成す
   る工程と、 前記第１の導電体層を含む基板全面に第３の絶縁膜を形
   成する工程と、 前記第３の絶縁膜に対し、前記第１、第２の半導体領域
   の表面が露出するような開口部を形成する工程と、 前記開口部側面を含む第３の絶縁膜上および前記第１の
   半導体領域の表面上に第１のエッチング・レートを有す
   るエッチング・ストッパ膜を形成する工程と、 前記第１のエッチング・ストッパ膜上に第２のエッチン
   グ・レートを有する第２のエッチング・ストッパ膜を形
   成する工程と、 前記第２のエッチング・ストッパ膜上に第１のエッチン
   グ・レートを有する凸壁形成用の膜を形成する工程と、 前記凸壁形成用の膜を前記第１のエッチング・レートに
   適合した異方性のエッチング技術によりエッチングし、
   側壁として前記開口部内の側面に残す工程と、 前記第２のエッチング・ストッパ膜を前記第２のエッチ
   ング・レートに適合した異方性のエッチング技術により
   エッチングし、この第２のエッチング・ストッパ膜を開
   口部内の底部に残す工程と、前記第１のエッチング・ス
   トッパ膜を前記第１のエッチング・レートに適合した異
   方性のエッチング技術によりエッチングし、この第１の
   エッチング・ストッパ膜を開口部内の側面に残す工程と
   、前記開口部内壁面全域および第３の絶縁膜上に第１の
   多結晶半導体層からなる第１の電極を選択的に形成する
   工程と、 前記第１の電極上に酸化法によりキャパシタ用の酸化膜
   を形成する工程と、 前記キャパシタ用の酸化膜上に第２の多結晶半導体層か
   らなる第２の電極を形成する工程と、前記第２の半導体
   領域の露出部分を除く全面に第４の絶縁膜を形成する工
   程と、 前記第２の半導体領域の露出部分を含む全面に第２の導
   電体層を形成する工程と を具備したことを特徴とする半導体記憶装置の製造方法
   。