JPH0379736B2 - - Google Patents
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- JPH0379736B2 JPH0379736B2 JP60177795A JP17779585A JPH0379736B2 JP H0379736 B2 JPH0379736 B2 JP H0379736B2 JP 60177795 A JP60177795 A JP 60177795A JP 17779585 A JP17779585 A JP 17779585A JP H0379736 B2 JPH0379736 B2 JP H0379736B2
- Authority
- JP
- Japan
- Prior art keywords
- upper bit
- carry
- bits
- incrementer
- bit group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/5055—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination in which one operand is a constant, i.e. incrementers or decrementers
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/321—Program or instruction counter, e.g. incrementing
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Software Systems (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- Executing Machine-Instructions (AREA)
- Memory System (AREA)
- Image Generation (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、単一の現アドレスから複数のアドレ
スを生成するための、増分器として実現されるキ
ヤリイ機能に関するものである。
スを生成するための、増分器として実現されるキ
ヤリイ機能に関するものである。
“ルツクバツク”キヤリイ機能が、２進増分器
中で実現される。従来のルツクアヘツド・キヤリ
イ機能とは異なり、この“ルツクバツク”キヤリ
イ機能は、増分操作中に実際のキヤリイを実現す
る。キヤリイ機能が各レジスタ位置で実現された
後、これに続いて各キヤリイ機能が有効であつた
かどうか、したがつて実行すべきものであつたか
どうかが決定される。有効でなかつたキヤリイ機
能に関しては、後続の回路はかかるキヤリイを除
去して、各レジスタ位置に適切なキヤリイ・パタ
ーンを残す。キヤリイが有効とみなされるために
は、下位のすべてのビツトの増分がキヤリイ出力
を生じていなければならない。
中で実現される。従来のルツクアヘツド・キヤリ
イ機能とは異なり、この“ルツクバツク”キヤリ
イ機能は、増分操作中に実際のキヤリイを実現す
る。キヤリイ機能が各レジスタ位置で実現された
後、これに続いて各キヤリイ機能が有効であつた
かどうか、したがつて実行すべきものであつたか
どうかが決定される。有効でなかつたキヤリイ機
能に関しては、後続の回路はかかるキヤリイを除
去して、各レジスタ位置に適切なキヤリイ・パタ
ーンを残す。キヤリイが有効とみなされるために
は、下位のすべてのビツトの増分がキヤリイ出力
を生じていなければならない。
デイジタル計算機では、現アドレスを増分して
この現アドレスから１個または複数のアドレスを
生成することが必要である。通常はかかる操作に
は論理回路が必要である。アドレスなどの２進数
を増分する場合、キヤリイ・ビツトは現アドレス
を増分して、和または次のアドレスを生成する。
この現アドレスから１個または複数のアドレスを
生成することが必要である。通常はかかる操作に
は論理回路が必要である。アドレスなどの２進数
を増分する場合、キヤリイ・ビツトは現アドレス
を増分して、和または次のアドレスを生成する。
周知のように、大部分の２進増分器は、リツプ
ル・キヤリイまたはルツクアヘツド・キヤリイ方
式を使用している。リツプル・キヤリイ方式で
は、複数のビツトを加算する際に生ずるキヤリイ
出力は、並列２進数（たとえばアドレス）のすべ
ての数値が加算されるまでこれらの２進数を介し
てリツプルする。このリツプル操作の結果、リツ
プル・キヤリイ方式を使用した増分器は非常に時
間がかかる。
ル・キヤリイまたはルツクアヘツド・キヤリイ方
式を使用している。リツプル・キヤリイ方式で
は、複数のビツトを加算する際に生ずるキヤリイ
出力は、並列２進数（たとえばアドレス）のすべ
ての数値が加算されるまでこれらの２進数を介し
てリツプルする。このリツプル操作の結果、リツ
プル・キヤリイ方式を使用した増分器は非常に時
間がかかる。
この欠点を克服するため、ルツクアヘツド・キ
ヤリイ方式が使用されてきた。このルツクアヘツ
ド・キヤリイ方式を使用すると、各ステージから
のすべてのキヤリイ情報は、そのステージに供給
されるキヤリイ情報とは無関係になる。その結
果、増分器中のすべてのキヤリイ情報はその各ス
テージに同時に印加されるのである。キヤリイ・
データをこのように印加すると、キヤリイ情報が
ステージ間で伝播することがなくなり、したがつ
て増分器の操作速度が増大する。しかしながら、
ルツクアヘツド・キヤリイ方式の重大な欠点は、
複雑な論理設計を要することである。この設計の
複雑さは、増分器の後のステージになるほどます
ます激しくなる。様々なルツクアヘツド・キヤリ
イ方式の例が、米国特許第3511978号、第3465133
号、第3299260号、第3440412号に記述されてい
る。
ヤリイ方式が使用されてきた。このルツクアヘツ
ド・キヤリイ方式を使用すると、各ステージから
のすべてのキヤリイ情報は、そのステージに供給
されるキヤリイ情報とは無関係になる。その結
果、増分器中のすべてのキヤリイ情報はその各ス
テージに同時に印加されるのである。キヤリイ・
データをこのように印加すると、キヤリイ情報が
ステージ間で伝播することがなくなり、したがつ
て増分器の操作速度が増大する。しかしながら、
ルツクアヘツド・キヤリイ方式の重大な欠点は、
複雑な論理設計を要することである。この設計の
複雑さは、増分器の後のステージになるほどます
ます激しくなる。様々なルツクアヘツド・キヤリ
イ方式の例が、米国特許第3511978号、第3465133
号、第3299260号、第3440412号に記述されてい
る。
従来、ルツクアヘツド・キヤリイ方式に必要な
論理を減らそうという試みが行われてきた。しか
し、論理を減らすと、それに付随して速度が落ち
る。かかる一例は、米国特許第3488481号に示さ
れている。ここでは、２進加算が３段階で行われ
る。第１段階では、グループ間のキヤリイに関係
なく、対応するビツトが加算される。第２段階で
は、第１段階で生成されたキヤリイが伝播され、
最終和が得られる。最後の第３段階では、得られ
た和が正しいか否かが決定される。
論理を減らそうという試みが行われてきた。しか
し、論理を減らすと、それに付随して速度が落ち
る。かかる一例は、米国特許第3488481号に示さ
れている。ここでは、２進加算が３段階で行われ
る。第１段階では、グループ間のキヤリイに関係
なく、対応するビツトが加算される。第２段階で
は、第１段階で生成されたキヤリイが伝播され、
最終和が得られる。最後の第３段階では、得られ
た和が正しいか否かが決定される。
更に、論理を増やしても速度を増大させようと
いう試みも行われてきた。例えば、米国特許第
4052604号に開示されている２進加算器では、加
算器の各デイジツト・ステージに設けられた個別
論理回路が、対応するデイジツトの状況および加
算器の先行する下位デイジツトからのキヤリイ・
ビツト信号にもとづいて、出力キヤリイの状況を
決定するようにしている。すなわち、対応するデ
イジツトの和が最終的に得られる前に、出力キヤ
リイ・ビツトの状況が決定されるのである。した
がつて、下位デイジツトの加算が完了するまで上
位デイジツトの加算を待つ必要がない。
いう試みも行われてきた。例えば、米国特許第
4052604号に開示されている２進加算器では、加
算器の各デイジツト・ステージに設けられた個別
論理回路が、対応するデイジツトの状況および加
算器の先行する下位デイジツトからのキヤリイ・
ビツト信号にもとづいて、出力キヤリイの状況を
決定するようにしている。すなわち、対応するデ
イジツトの和が最終的に得られる前に、出力キヤ
リイ・ビツトの状況が決定されるのである。した
がつて、下位デイジツトの加算が完了するまで上
位デイジツトの加算を待つ必要がない。
ルツクアヘツド・キヤリイ方式を使用して速度
を増大させるもう一つの方法は、グループ・キヤ
リイ予測方式である。この方式によると、２つの
和項が作成される。１つの和項では、０のキヤリ
イが仮定されるのに対し、もう一方の和項では、
１のキヤリイが仮定される。したがつて、追加論
理回路によつて生成されるグループ・キヤリイ項
にもとづいて、正しい和が決定される。この方式
は、キヤリイ機能の速度を増大させるものの、必
要な論理回路の量が大幅に増えるという欠点を有
する。
を増大させるもう一つの方法は、グループ・キヤ
リイ予測方式である。この方式によると、２つの
和項が作成される。１つの和項では、０のキヤリ
イが仮定されるのに対し、もう一方の和項では、
１のキヤリイが仮定される。したがつて、追加論
理回路によつて生成されるグループ・キヤリイ項
にもとづいて、正しい和が決定される。この方式
は、キヤリイ機能の速度を増大させるものの、必
要な論理回路の量が大幅に増えるという欠点を有
する。
以上の説明から明らかなとおり、ルツクアヘツ
ド・キヤリイ方式の速度が大きいという利点とリ
ツプル・キヤリイ方式の論理回路が簡単であると
いう利点を兼ね備えた増分器を提供することが最
も望ましい。増分器中のクリチカルな遅延経路で
あるキヤリイ経路をなくすことによつて、遅延に
対してほとんど影響を与えずに操作できるビツト
数を増やすことできる。
ド・キヤリイ方式の速度が大きいという利点とリ
ツプル・キヤリイ方式の論理回路が簡単であると
いう利点を兼ね備えた増分器を提供することが最
も望ましい。増分器中のクリチカルな遅延経路で
あるキヤリイ経路をなくすことによつて、遅延に
対してほとんど影響を与えずに操作できるビツト
数を増やすことできる。
したがつて、本発明の目的は、改良された２進
増分器を提供することである。
増分器を提供することである。
本発明の他の目的は、クリチカルな遅延経路と
してのキヤリイ経路が実質的に除去された増分器
を提供することである。
してのキヤリイ経路が実質的に除去された増分器
を提供することである。
本発明の他の目的は、増分器の遅延に重大な影
響を与えずに、操作できるビツト数を増やすこと
ができる増分器を提供することである。
響を与えずに、操作できるビツト数を増やすこと
ができる増分器を提供することである。
本発明の他の目的は、通常のリツプル・キヤリ
イ方式と同程度の論理回路を必要とし、しかもル
ツクアヘツド・キヤリイ方式と同程度の速度を提
供する増分器を提供することである。
イ方式と同程度の論理回路を必要とし、しかもル
ツクアヘツド・キヤリイ方式と同程度の速度を提
供する増分器を提供することである。
前記および他の目的は、増分操作中に実際のキ
ヤリイ機能を実現するような“ルツクバツク
（lookback）”キヤリイ機能によつて達成される。
各レジスタ位置でキヤリイ機能が実現された後、
各キヤリイ機能が有効であつたかどうか、したが
つて実行すべきものであつたかどうかが決定され
る。有効でなかつたキヤリイ機能に関しては、か
かるキヤリイを除去して、各レジスタ位置に適切
なキヤリイ・パターンを残すための論理回路が設
けられる。
ヤリイ機能を実現するような“ルツクバツク
（lookback）”キヤリイ機能によつて達成される。
各レジスタ位置でキヤリイ機能が実現された後、
各キヤリイ機能が有効であつたかどうか、したが
つて実行すべきものであつたかどうかが決定され
る。有効でなかつたキヤリイ機能に関しては、か
かるキヤリイを除去して、各レジスタ位置に適切
なキヤリイ・パターンを残すための論理回路が設
けられる。
以下で説明する良好な実施例では、現命令アド
レスを基本データとして使用して、プリフエツチ
命令アドレスと呼ばれる第１のアドレスと、新命
令アドレストと呼ばれる第２のアドレスが生成さ
れる。現命令アドレスは、命令アドレス・レジス
タ（IAR）に記憶されており、該レジスタは４バ
イト幅の増分で31ビツトを並列に出力する。ビツ
ト０〜26はプリフエツチ命令アドレスと新命令ア
ドレスに共通である。プリフエツチ命令アドレス
および新命令アドレスに独自のものは、ビツト27
〜30だけである。
レスを基本データとして使用して、プリフエツチ
命令アドレスと呼ばれる第１のアドレスと、新命
令アドレストと呼ばれる第２のアドレスが生成さ
れる。現命令アドレスは、命令アドレス・レジス
タ（IAR）に記憶されており、該レジスタは４バ
イト幅の増分で31ビツトを並列に出力する。ビツ
ト０〜26はプリフエツチ命令アドレスと新命令ア
ドレスに共通である。プリフエツチ命令アドレス
および新命令アドレスに独自のものは、ビツト27
〜30だけである。
ビツト０〜７は、第１の２ステージ増分器に出
力される。この増分器の第１ステージは、キヤリ
イ項を生成し、その第２シテージは和項を生成す
る。同様に、ビツト８〜15および16〜26は、それ
ぞれ別個の２ステージ増分器に入力され、各増分
器は第１の増分器の場合と同じ方法でキヤリイ項
と和項を生成する。ビツト27〜30は、プリフエツ
チ増分器および命令アドレス増分器に入力され
る。さらに、最初の論理ブロツクからの４ビツト
がピリフエツチ増分器に入力され、第２の論理ブ
ロツクからの２ビツトが命令アドレス増分器に入
力される。
力される。この増分器の第１ステージは、キヤリ
イ項を生成し、その第２シテージは和項を生成す
る。同様に、ビツト８〜15および16〜26は、それ
ぞれ別個の２ステージ増分器に入力され、各増分
器は第１の増分器の場合と同じ方法でキヤリイ項
と和項を生成する。ビツト27〜30は、プリフエツ
チ増分器および命令アドレス増分器に入力され
る。さらに、最初の論理ブロツクからの４ビツト
がピリフエツチ増分器に入力され、第２の論理ブ
ロツクからの２ビツトが命令アドレス増分器に入
力される。
最初の３つの増分器のそれぞれの出力は、相異
なるマリチプレグサの各対に入力される。すなわ
ち、増分されたビツト０〜７は第１および第２の
マルチプレクサに出力され、増分されたビツト８
〜15は、第３および第４のマルチプレクサに入力
され、増分されたビツト16〜26は第５および第６
のマルチプレクサに入力される。増分されないビ
ツト０〜７も第１および第２のマルチプレクサに
入力される。増分されないビツト８〜15が第３お
よび第４のマチルプレクサに入力され、増分され
ないビツト16〜26が第５および第６のマルチプレ
クサに入力される。
なるマリチプレグサの各対に入力される。すなわ
ち、増分されたビツト０〜７は第１および第２の
マルチプレクサに出力され、増分されたビツト８
〜15は、第３および第４のマルチプレクサに入力
され、増分されたビツト16〜26は第５および第６
のマルチプレクサに入力される。増分されないビ
ツト０〜７も第１および第２のマルチプレクサに
入力される。増分されないビツト８〜15が第３お
よび第４のマチルプレクサに入力され、増分され
ないビツト16〜26が第５および第６のマルチプレ
クサに入力される。
プリフエツチ増分器および命令アドレス増分器
はそれぞれ１対の出力をもつている。第１の出力
はデータ出力であり、増分されたビツト27〜30を
もたらす。第２の出力は制御出力であり、６個の
マルチプレクサのそれぞれを制御するのに使用さ
れる。制御出力は、プリフエツチ増分器および命
令アドレス増分器の出力状態に応じて、増分され
たビツトまたは増分されないビツトのどちらが正
しいものであるかを各マルチプレクサに知らせ
る。
はそれぞれ１対の出力をもつている。第１の出力
はデータ出力であり、増分されたビツト27〜30を
もたらす。第２の出力は制御出力であり、６個の
マルチプレクサのそれぞれを制御するのに使用さ
れる。制御出力は、プリフエツチ増分器および命
令アドレス増分器の出力状態に応じて、増分され
たビツトまたは増分されないビツトのどちらが正
しいものであるかを各マルチプレクサに知らせ
る。
第１図を参照すると、１対のアドレスを生成す
るための２重増分システムが示されている。各ア
ドレスは、31ビツトの２進情報を含んでいる。ビ
ツト０〜26は出所が共通であるが、ビツト27〜30
は各生成アドレスに独自のものである。現命令ア
ドレスは、引ビツト形式で命令アドレス・レジス
タ１１（以下「IAR」と略す）に記憶されてい
る。ビツト０〜７はIAR１１から線７１を経て増
分器（INCR）１２に出力される。ビツト８〜15
は、IAR１１から線７３を経て増分器１３に出力
される。ビツト16〜26はIAR１１から線７４を経
て増分器１４へ出力される。ビツト０〜26は線７
２を経てマルチプレクサ（MUX）１７，１８，
１９に出力される。すなわち、ビツト０〜７はマ
ルチプレクサ１７に送られ、ビツト８〜15はマル
チプレクサ１８に送られ、ビツト16〜26はマルチ
プレクサ１９に送られる。同様に、ビツト０〜26
は線７６を経てマルチプレクサ２１，２２，２３
に出力される。この場合も、ビツト０〜７はマル
チプレクサ２１に送られ、ビツト８〜15はマルチ
プレクサ２２に送られ、ビツト16〜26はマルチプ
レクサ２３に送られる。
るための２重増分システムが示されている。各ア
ドレスは、31ビツトの２進情報を含んでいる。ビ
ツト０〜26は出所が共通であるが、ビツト27〜30
は各生成アドレスに独自のものである。現命令ア
ドレスは、引ビツト形式で命令アドレス・レジス
タ１１（以下「IAR」と略す）に記憶されてい
る。ビツト０〜７はIAR１１から線７１を経て増
分器（INCR）１２に出力される。ビツト８〜15
は、IAR１１から線７３を経て増分器１３に出力
される。ビツト16〜26はIAR１１から線７４を経
て増分器１４へ出力される。ビツト０〜26は線７
２を経てマルチプレクサ（MUX）１７，１８，
１９に出力される。すなわち、ビツト０〜７はマ
ルチプレクサ１７に送られ、ビツト８〜15はマル
チプレクサ１８に送られ、ビツト16〜26はマルチ
プレクサ１９に送られる。同様に、ビツト０〜26
は線７６を経てマルチプレクサ２１，２２，２３
に出力される。この場合も、ビツト０〜７はマル
チプレクサ２１に送られ、ビツト８〜15はマルチ
プレクサ２２に送られ、ビツト16〜26はマルチプ
レクサ２３に送られる。
ビツト27〜30は、IAR１１から線７５を経てプ
リフエツチ増分器１５に、また線７７を経て命令
アドレス増分器１６に出力される。また、４ビツ
トが線２８を経てプリフエツチ増分器１５に入力
され、２ビツトが線２９を経て命令アドレス増分
器１６に入力される。ビツト27〜30は、線２８か
らの４ビツトによつて増分された後、線２４を経
てプリフエツチ増分器１５から出力される。同様
にビツト27〜30は、線２９からの２ビツトによつ
て増分された後、線２６を経て命令アドレス増分
器１６から出力される。ビツト０〜７、８〜15お
よび16〜26は、それぞれ増分器１２，１３，１４
中で１ビツトだけ増分される。命令アドレス増分
器１６とプリフエツチ増分器１５は、それぞれ制
御出力、すなわち線２７および２５を持つてい
る。線２５および２７は、ビツト27〜30の増分に
よりキヤリイ・ビツトが生ずる場合にだけ、２進
値１の出力を生成する。この制御ビツトはマルチ
プレクサ１７〜１９および２１〜２３に関連して
使用され、線３１〜３６を経て増分されたビツト
０〜26が出力されるのか、それとも増分されない
ビツト０〜26が出力されるのかを決定する。これ
らのマルチプレクサに関連する制御線２５および
２７の操作については後で説明する。
リフエツチ増分器１５に、また線７７を経て命令
アドレス増分器１６に出力される。また、４ビツ
トが線２８を経てプリフエツチ増分器１５に入力
され、２ビツトが線２９を経て命令アドレス増分
器１６に入力される。ビツト27〜30は、線２８か
らの４ビツトによつて増分された後、線２４を経
てプリフエツチ増分器１５から出力される。同様
にビツト27〜30は、線２９からの２ビツトによつ
て増分された後、線２６を経て命令アドレス増分
器１６から出力される。ビツト０〜７、８〜15お
よび16〜26は、それぞれ増分器１２，１３，１４
中で１ビツトだけ増分される。命令アドレス増分
器１６とプリフエツチ増分器１５は、それぞれ制
御出力、すなわち線２７および２５を持つてい
る。線２５および２７は、ビツト27〜30の増分に
よりキヤリイ・ビツトが生ずる場合にだけ、２進
値１の出力を生成する。この制御ビツトはマルチ
プレクサ１７〜１９および２１〜２３に関連して
使用され、線３１〜３６を経て増分されたビツト
０〜26が出力されるのか、それとも増分されない
ビツト０〜26が出力されるのかを決定する。これ
らのマルチプレクサに関連する制御線２５および
２７の操作については後で説明する。
次に、増分器１２，１３，１４の操作につい
て、第２図および第３図を参照しながら詳細に説
明する。説明の便宜上、増分器１２中のビツト０
〜７を使用して、増分器１２，１３，１４の操作
を説明する。増分器１３中のビツト８〜15の増分
と増分器１４中のビツト16〜26の増分も、増分器
１２中のビツト０〜７の増分と同様の方法で行わ
れる。したがつて、この説明は増分器１２の操作
に限られるが、増分器１３および１４にもあては
まる。
て、第２図および第３図を参照しながら詳細に説
明する。説明の便宜上、増分器１２中のビツト０
〜７を使用して、増分器１２，１３，１４の操作
を説明する。増分器１３中のビツト８〜15の増分
と増分器１４中のビツト16〜26の増分も、増分器
１２中のビツト０〜７の増分と同様の方法で行わ
れる。したがつて、この説明は増分器１２の操作
に限られるが、増分器１３および１４にもあては
まる。
先に進む前に、次の項を定義する必要がある。
Gjは発生項、Pjは伝播項、Cjはキヤリイ項、Ajは
IAR１１のｊ番目のビツト、Bjはプリフエツチ・
ビツトまたは命令アドレス増分ビツトである。こ
れらの基本的定義を使つて、次の３つの式を書く
ことができる。
Gjは発生項、Pjは伝播項、Cjはキヤリイ項、Ajは
IAR１１のｊ番目のビツト、Bjはプリフエツチ・
ビツトまたは命令アドレス増分ビツトである。こ
れらの基本的定義を使つて、次の３つの式を書く
ことができる。
(1) Gj＝Aj・Bj
(2) Pj＝Aj＋Bj
(3) Cj＝Gj＋（Pj・Cj+1）
B7は０に等しいので、
(4) G7＝IAR7・B7＝IAR7・０＝０
(5) P7＝（IAR7・０）＋7・０＝IAR7
(6) C7＝P7・C8＝IAR7
C8は１に等しいので、後者の結果が成り立つ。
かくて、キヤリイ項は次式で表すことができる。
かくて、キヤリイ項は次式で表すことができる。
(7) Cj＝Pj・Cj+1＝IARj
・IARj+1
Claims (1)
- 【特許請求の範囲】 １ 少なくとも２つの上位ビツトグループと最下
位ビツトグループとに分割される複数ビツトを有
する２進数を増分するための２進増分器であつ
て、 上記２進数の各上位ビツトグループそれぞれ
別々に予定の増分値だけ増分し、該増分によつて
上記各上位ビツトグループからそのキヤリイ出力
が生ずる場合には上記上位ビツトグループごとに
キヤリイ信号をそれぞれ生成する第１増分手段を
備え、 該第１増分手段を、上記各上位ビツトグループ
中の複数のビツトに応答して当該上位ビツトグル
ープの各ビツト位置ごとにキヤリイ・ビツトをそ
れぞれ独立に生成する手段と、該各キヤリイ・ビ
ツトおよび該複数のビツトに応答して当該上位ビ
ツトグループの各ビツト位置ごとにその和ビツト
をそれぞれ独立に生成する手段とから構成し、 さらに上記２進数の最下位ビツトグループを増
分し、該増分によつて該最下位ビツトグループか
らそのキヤリイ出力が生ずる場合には制御信号を
送出する第２増分手段と、 上記増分された少なくとも２つの上位ビツトグ
ループと上記２進数の対応する上位ビツトグルー
プとを入力として受け取り、上記第１増分手段に
よつて生成された上記各キヤリイ信号、上記第２
増分手段によつて生成された上記制御信号に応答
して上記増分された各上位ビツトグループ、また
は上記２進数の対応する各上位ビツトグループの
いずれかをそれぞれ選択し、該選択された各上位
ビツトグループの内容を上記増分された最下位ビ
ツトグループと結合して上記２進数の増分出力と
する結合手段を備え、該結合手段を上記少なくと
も２つの上位ビツトグループのうち最も下位にあ
る上位ビツトグループについては上記制御信号が
生成された場合にのみ上記第１増分手段によつて
増分された当該上位ビツトグループの内容を選択
し、 上記少なくとも２つの上位ビツトグループのう
ち上記最も下位にある上位ビツトグループを除く
残りの上位ビツトグループについては、上記制御
信号が生成されかつ当該上位ビツトグループより
相対的に下位にあるすべての上位ビツトグループ
からの上記キヤリイ信号が生成された場合にのみ
上記第１増分手段によつて増分された当該上位ビ
ツトグループの内容を選択し、さもなければ上記
２進数の対応する各上位ビツトグループの内容を
それぞれ選択するように構成した２進増分器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US666703 | 1984-10-31 | ||
| US06/666,703 US4685078A (en) | 1984-10-31 | 1984-10-31 | Dual incrementor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61109141A JPS61109141A (ja) | 1986-05-27 |
| JPH0379736B2 true JPH0379736B2 (ja) | 1991-12-19 |
Family
ID=24675089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60177795A Granted JPS61109141A (ja) | 1984-10-31 | 1985-08-14 | ２進増分器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4685078A (ja) |
| EP (1) | EP0180005A3 (ja) |
| JP (1) | JPS61109141A (ja) |
| CA (1) | CA1223970A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5018094A (en) * | 1988-08-30 | 1991-05-21 | Siemens Aktiengesellschaft | Dual incrementer |
| JP2504149B2 (ja) * | 1988-12-02 | 1996-06-05 | 三菱電機株式会社 | 命令キュ―管理装置 |
| US4996474A (en) * | 1989-07-31 | 1991-02-26 | Hewlett-Packard Company | Digital gate generation for a signal measurement instrument |
| US5504867A (en) * | 1992-09-29 | 1996-04-02 | Texas Instruments Incorporated | High speed microprocessor branch decision circuit |
| US5689693A (en) * | 1994-04-26 | 1997-11-18 | Advanced Micro Devices, Inc. | Range finding circuit for selecting a consecutive sequence of reorder buffer entries using circular carry lookahead |
| US5559975A (en) | 1994-06-01 | 1996-09-24 | Advanced Micro Devices, Inc. | Program counter update mechanism |
| US5619441A (en) * | 1994-10-14 | 1997-04-08 | International Business Machines Corporation | High speed dynamic binary incrementer |
| US5588127A (en) * | 1995-06-07 | 1996-12-24 | Texas Instruments Incorporated | High speed microprocessor branch decision circuit |
| US6516335B1 (en) * | 1998-09-03 | 2003-02-04 | Agilent Technologies, Inc. | Incrementer/decrementer having a reduced fanout architecture |
| US6591286B1 (en) | 2002-01-18 | 2003-07-08 | Neomagic Corp. | Pipelined carry-lookahead generation for a fast incrementer |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3100836A (en) * | 1960-02-24 | 1963-08-13 | Ibm | Add one adder |
| US3299260A (en) * | 1963-08-06 | 1967-01-17 | Ncr Co | Parallel adder using majority decision elements |
| US3440412A (en) * | 1965-12-20 | 1969-04-22 | Sylvania Electric Prod | Transistor logic circuits employed in a high speed adder |
| US3488481A (en) * | 1966-04-20 | 1970-01-06 | Fabri Tek Inc | Parallel binary adder-subtractor without carry storage |
| US3465133A (en) * | 1966-06-07 | 1969-09-02 | North American Rockwell | Carry or borrow system for arithmetic computations |
| US3511978A (en) * | 1968-10-24 | 1970-05-12 | Harry Margulius | Parallel binary magnetic addition system by counting |
| JPS537349B2 (ja) * | 1974-03-27 | 1978-03-16 | ||
| JPS51113433A (en) * | 1975-03-28 | 1976-10-06 | Hitachi Ltd | High speed adder |
| US3993891A (en) * | 1975-07-03 | 1976-11-23 | Burroughs Corporation | High speed parallel digital adder employing conditional and look-ahead approaches |
| US4052604A (en) * | 1976-01-19 | 1977-10-04 | Hewlett-Packard Company | Binary adder |
| JPS54159831A (en) * | 1978-06-07 | 1979-12-18 | Fujitsu Ltd | Adder and subtractor for numbers different in data length using counter circuit |
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| US4525797A (en) * | 1983-01-03 | 1985-06-25 | Motorola, Inc. | N-bit carry select adder circuit having only one full adder per bit |
-
1984
- 1984-10-31 US US06/666,703 patent/US4685078A/en not_active Expired - Fee Related
-
1985
- 1985-05-17 CA CA000481785A patent/CA1223970A/en not_active Expired
- 1985-08-14 JP JP60177795A patent/JPS61109141A/ja active Granted
- 1985-09-03 EP EP85111089A patent/EP0180005A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61109141A (ja) | 1986-05-27 |
| EP0180005A3 (en) | 1989-04-05 |
| CA1223970A (en) | 1987-07-07 |
| EP0180005A2 (en) | 1986-05-07 |
| US4685078A (en) | 1987-08-04 |
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