JPH0379885B2 - - Google Patents
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- JPH0379885B2 JPH0379885B2 JP60083947A JP8394785A JPH0379885B2 JP H0379885 B2 JPH0379885 B2 JP H0379885B2 JP 60083947 A JP60083947 A JP 60083947A JP 8394785 A JP8394785 A JP 8394785A JP H0379885 B2 JPH0379885 B2 JP H0379885B2
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- JP
- Japan
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- input
- potential
- channel transistor
- power supply
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- 239000003990 capacitor Substances 0.000 claims description 10
- 238000001514 detection method Methods 0.000 claims description 5
- 230000005540 biological transmission Effects 0.000 claims description 2
- 238000000605 extraction Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理集積回路の入力回路に関し、特
に、互いに異なる電位を有する複数の電源を切換
えて動作させる論理集積回路の、電源電圧切換時
に電源電圧変動検出回路によつて動作する入力レ
ベル保持機能を有する入力回路に関する。
に、互いに異なる電位を有する複数の電源を切換
えて動作させる論理集積回路の、電源電圧切換時
に電源電圧変動検出回路によつて動作する入力レ
ベル保持機能を有する入力回路に関する。
第５図はその種の論理集積回路２６，２７が接
続された装置を示し、第４図は論理集積回路２７
が内蔵する入力回路を示し、第６図は第４図、第
５図の動作を示すタイミング図である。論理集積
回路２６，２７はいずれも電圧VDDの電源で動作
し、この電圧VDDは第６図に示すように切換えら
れる。論理集積回路２６のハイレベル、ロウレベ
ルの出力およびインバータ１７のしきい値はその
電圧VDDの変化に追従する。しかし、論理集積回
路２６の出力レベルの変化の時定数は、その外部
配線容量などを影響により、電圧VDDの変化の時
定数よりも大きい。したがつて第６図に示すよう
に論理集積回路２６のロウレベルの出力がインバ
ータ１７のしきい値よりも高くなる誤動作期間が
生ずるので、入力保持制御信号２８によつてそれ
以前の入力レベルを入力回路で保持するようにし
ている。論理集積回路２６からの出力は第４図の
入力端子１６に入力され、入力保持制御信号２８
はその入力端子２２に入力される。入力保持制御
信号２８がハイレベルにある間は、Ｎチヤンネル
トランジスタ１８はインバータ２３，２４を介し
てそのゲートがハイレベルとなるので導通し、Ｎ
チヤンネルトランジスタ２１はインバータ２５を
介してロウレベルとなるので開放となる。したが
つて入力端子１６からの入力信号はインバータ１
７、Ｎチヤンネルトランジスタ１８、インバータ
１９を介してそのまま内部回路に伝達される。一
方、入力保持制御信号２８がロウレベルにある間
は、Ｎチヤンネルトランジスタ１８は開放、Ｎチ
ヤンネルトランジスタ２１は導通となるので、入
力保持制御信号２８がロウレベルに切換わる直前
の入力レベルが、インバータ１９，２０、Ｎチヤ
ンネルトランジスタ２１からなる閉ループに保持
される。
続された装置を示し、第４図は論理集積回路２７
が内蔵する入力回路を示し、第６図は第４図、第
５図の動作を示すタイミング図である。論理集積
回路２６，２７はいずれも電圧VDDの電源で動作
し、この電圧VDDは第６図に示すように切換えら
れる。論理集積回路２６のハイレベル、ロウレベ
ルの出力およびインバータ１７のしきい値はその
電圧VDDの変化に追従する。しかし、論理集積回
路２６の出力レベルの変化の時定数は、その外部
配線容量などを影響により、電圧VDDの変化の時
定数よりも大きい。したがつて第６図に示すよう
に論理集積回路２６のロウレベルの出力がインバ
ータ１７のしきい値よりも高くなる誤動作期間が
生ずるので、入力保持制御信号２８によつてそれ
以前の入力レベルを入力回路で保持するようにし
ている。論理集積回路２６からの出力は第４図の
入力端子１６に入力され、入力保持制御信号２８
はその入力端子２２に入力される。入力保持制御
信号２８がハイレベルにある間は、Ｎチヤンネル
トランジスタ１８はインバータ２３，２４を介し
てそのゲートがハイレベルとなるので導通し、Ｎ
チヤンネルトランジスタ２１はインバータ２５を
介してロウレベルとなるので開放となる。したが
つて入力端子１６からの入力信号はインバータ１
７、Ｎチヤンネルトランジスタ１８、インバータ
１９を介してそのまま内部回路に伝達される。一
方、入力保持制御信号２８がロウレベルにある間
は、Ｎチヤンネルトランジスタ１８は開放、Ｎチ
ヤンネルトランジスタ２１は導通となるので、入
力保持制御信号２８がロウレベルに切換わる直前
の入力レベルが、インバータ１９，２０、Ｎチヤ
ンネルトランジスタ２１からなる閉ループに保持
される。
上述した従来の技術は、入力保持制御のため
に、論理集積回路に端子を設ける必要があり、さ
らに、電源切換タイミングに同期した入力保持制
御信号を外部で発生しなければならないという欠
点がある。
に、論理集積回路に端子を設ける必要があり、さ
らに、電源切換タイミングに同期した入力保持制
御信号を外部で発生しなければならないという欠
点がある。
本発明の目的は、上記入力レベル保持コントロ
ール信号を論理集積回路内部で、電源電圧の変化
を検出して発生し、これを入力回路に伝達するこ
とで、入力レベル保持機能を動作させ、回路誤動
作を防止する入力回路を提供することにある。
ール信号を論理集積回路内部で、電源電圧の変化
を検出して発生し、これを入力回路に伝達するこ
とで、入力レベル保持機能を動作させ、回路誤動
作を防止する入力回路を提供することにある。
本発明の入力回路は、互いに異なる電位の一方
から他方に切換えられる電源の電位の変化の時定
数よりも実質的に大きい時定数で前記電位を抵抗
を介して保持するコンデンサ、前記コンデンサの
保持電位をゲート電極に、前記電源の電位をソー
ス電極に与えられる第一のＰチヤンネルトランジ
スタ、前記コンデンサの保持電位をソース電極
に、前記電源の電位をゲート電極に与えられる第
二のＰチヤンネルトランジスタ、および前記第
一、第二のＰチヤンネルトランジスタのドレイン
電極に一端を接続し他端を地気に接続した抵抗を
有し、前記電源の切換え時点直後から所定の期間
だけ２値の一方のレベルを保持する入力保持制御
信号を出力する電源電圧変動検出回路と、前記入
力保持制御信号の一方のレベルの間、入力信号の
内部回路への伝達を禁止し、前記電源の切換え時
点直前の前記入力信号のレベルを保持し、前記入
力保持制御信号の他方のレベルの間、前記保持を
解除し、前記入力信号を前記内部回路に伝達する
手段とを具備することを特徴とする。
から他方に切換えられる電源の電位の変化の時定
数よりも実質的に大きい時定数で前記電位を抵抗
を介して保持するコンデンサ、前記コンデンサの
保持電位をゲート電極に、前記電源の電位をソー
ス電極に与えられる第一のＰチヤンネルトランジ
スタ、前記コンデンサの保持電位をソース電極
に、前記電源の電位をゲート電極に与えられる第
二のＰチヤンネルトランジスタ、および前記第
一、第二のＰチヤンネルトランジスタのドレイン
電極に一端を接続し他端を地気に接続した抵抗を
有し、前記電源の切換え時点直後から所定の期間
だけ２値の一方のレベルを保持する入力保持制御
信号を出力する電源電圧変動検出回路と、前記入
力保持制御信号の一方のレベルの間、入力信号の
内部回路への伝達を禁止し、前記電源の切換え時
点直前の前記入力信号のレベルを保持し、前記入
力保持制御信号の他方のレベルの間、前記保持を
解除し、前記入力信号を前記内部回路に伝達する
手段とを具備することを特徴とする。
第１図は本発明の入力回路の実施例を示し、第
２図はこの入力回路を内蔵した論理集積回路１
４，１５が接続された装置を示し、第３図は第１
図、第２図の動作を示すタイミング図である。論
理集積回路１４，１５はいずれも電圧VDDの電源
で動作し、この電圧VDDは第３図に示すように切
換えられる。入力端子１はインバータ２に接続
し、インバータ２の出力をＮチヤンネルトランジ
スタ３の入力に接続し、Ｎチヤンネルトランジス
タ３の出力はＮチヤンネルトランジスタ６の出力
とインバータ４の入力に接続し、インバータ４の
出力はインバータ５の入力に、インバータ５の出
力はＮチヤンネルトランジスタ６の入力に接続さ
れている。さらに、抵抗９はコンデンサ１０と直
列に電源間に挿入され、抵抗９とコンデンサ１０
の接続点ｂをＰチヤンネルトランジスタ１１のゲ
ートとＰチヤンネルトランジスタ１２のソースに
接続し、Ｐチヤンネルトランジスタ１１のソース
と、Ｐチヤンネルトランジスタ１２のゲートを
VDDに接続し、Ｐチヤンネルトランジスタ１１，
１２のドレインは抵抗１３を通して、GNDに接
続され、さらにインバータ８の入力に接続し、イ
ンバータ８の出力は、Ｎチヤンネルトランジスタ
３のゲートと、インバータ７の入力に接続し、イ
ンバータ７の出力は、Ｎチヤンネルトランジスタ
６のゲートに接続される。
２図はこの入力回路を内蔵した論理集積回路１
４，１５が接続された装置を示し、第３図は第１
図、第２図の動作を示すタイミング図である。論
理集積回路１４，１５はいずれも電圧VDDの電源
で動作し、この電圧VDDは第３図に示すように切
換えられる。入力端子１はインバータ２に接続
し、インバータ２の出力をＮチヤンネルトランジ
スタ３の入力に接続し、Ｎチヤンネルトランジス
タ３の出力はＮチヤンネルトランジスタ６の出力
とインバータ４の入力に接続し、インバータ４の
出力はインバータ５の入力に、インバータ５の出
力はＮチヤンネルトランジスタ６の入力に接続さ
れている。さらに、抵抗９はコンデンサ１０と直
列に電源間に挿入され、抵抗９とコンデンサ１０
の接続点ｂをＰチヤンネルトランジスタ１１のゲ
ートとＰチヤンネルトランジスタ１２のソースに
接続し、Ｐチヤンネルトランジスタ１１のソース
と、Ｐチヤンネルトランジスタ１２のゲートを
VDDに接続し、Ｐチヤンネルトランジスタ１１，
１２のドレインは抵抗１３を通して、GNDに接
続され、さらにインバータ８の入力に接続し、イ
ンバータ８の出力は、Ｎチヤンネルトランジスタ
３のゲートと、インバータ７の入力に接続し、イ
ンバータ７の出力は、Ｎチヤンネルトランジスタ
６のゲートに接続される。
電圧VDDが高い電位に、ある時間以上固定され
ているとき、コンデンサ１０の電極ｂには抵抗９
を介してその電位が保持されている。したがつて
Ｐチヤンネルトランジスタ１１，１２は開放さ
れ、抵抗１３に接続されたそのドレイン電極はロ
ウレベルである。電圧VDDが低い電位に切換わる
と、その変化の時定数よりも大きい時定数で電極
ｂの電位は下降する。Ｐチヤンネルトランジスタ
１２はそのゲート電位がそのソース電位よりも早
く低電位となるため、その入力しきい値を越えた
時点で導通し、そのドレイン電極はハイレベルと
なる。さらに時間が経過して電極ｂの電位と電圧
VDDの低電位との差がＰチヤンネルトランジスタ
１２のしきい値電圧以下になると、Ｐチヤンネル
トランジスタ１２は開放となり、そのドレイン電
極はロウレベルとなる。したがつてインバータ８
の出力には第３図に示す入力保持制御信号ａが得
られる。
ているとき、コンデンサ１０の電極ｂには抵抗９
を介してその電位が保持されている。したがつて
Ｐチヤンネルトランジスタ１１，１２は開放さ
れ、抵抗１３に接続されたそのドレイン電極はロ
ウレベルである。電圧VDDが低い電位に切換わる
と、その変化の時定数よりも大きい時定数で電極
ｂの電位は下降する。Ｐチヤンネルトランジスタ
１２はそのゲート電位がそのソース電位よりも早
く低電位となるため、その入力しきい値を越えた
時点で導通し、そのドレイン電極はハイレベルと
なる。さらに時間が経過して電極ｂの電位と電圧
VDDの低電位との差がＰチヤンネルトランジスタ
１２のしきい値電圧以下になると、Ｐチヤンネル
トランジスタ１２は開放となり、そのドレイン電
極はロウレベルとなる。したがつてインバータ８
の出力には第３図に示す入力保持制御信号ａが得
られる。
論理集積回路２６のハイレベル、ロウレベルの
出力およびインバータ１７のしきい値はその電圧
VDDの変化に追従する。しかし、論理集積回路１
４の出力レベルの変化の時定数は、その外部配線
容量などを影響により、電圧VDDの変化の時定数
よりも大きい。したがつて第３図に示すように論
理集積回路１４のロウレベルの出力がインバータ
１７のしきい値よりも高くなる誤動作期間が生ず
るので、入力保持制御信号ａによつてそれ以前の
入力レベルを入力回路で保持するようにしてい
る。論理集積回路１４からの出力は第１図のＰチ
ヤンネルトランジスタ１１に入力される。入力保
持制御信号ａがハイレベルにある間は、Ｎチヤン
ネルトランジスタ３はそのゲートがハイレベルと
なるので導通し、Ｎチヤンネルトランジスタ６は
インバータ７を介してロウレベルとなるので開放
となる。したがつてＰチヤンネルトランジスタ１
１からの入力信号はインバータ２、Ｎチヤンネル
トランジスタ３、インバータ４を介してそのまま
内部回路に伝達される。一方、入力保持制御信号
ａがロウレベルにある間は、Ｎチヤンネルトラン
ジスタ３は開放、Ｎチヤンネルトランジスタ６は
導通となるので、入力保持制御信号ａがロウレベ
ルに切換わる直前の入力レベルが、インイバータ
４，５、Ｎチヤンネルトランジスタ６からなる閉
ループに保持される。
出力およびインバータ１７のしきい値はその電圧
VDDの変化に追従する。しかし、論理集積回路１
４の出力レベルの変化の時定数は、その外部配線
容量などを影響により、電圧VDDの変化の時定数
よりも大きい。したがつて第３図に示すように論
理集積回路１４のロウレベルの出力がインバータ
１７のしきい値よりも高くなる誤動作期間が生ず
るので、入力保持制御信号ａによつてそれ以前の
入力レベルを入力回路で保持するようにしてい
る。論理集積回路１４からの出力は第１図のＰチ
ヤンネルトランジスタ１１に入力される。入力保
持制御信号ａがハイレベルにある間は、Ｎチヤン
ネルトランジスタ３はそのゲートがハイレベルと
なるので導通し、Ｎチヤンネルトランジスタ６は
インバータ７を介してロウレベルとなるので開放
となる。したがつてＰチヤンネルトランジスタ１
１からの入力信号はインバータ２、Ｎチヤンネル
トランジスタ３、インバータ４を介してそのまま
内部回路に伝達される。一方、入力保持制御信号
ａがロウレベルにある間は、Ｎチヤンネルトラン
ジスタ３は開放、Ｎチヤンネルトランジスタ６は
導通となるので、入力保持制御信号ａがロウレベ
ルに切換わる直前の入力レベルが、インイバータ
４，５、Ｎチヤンネルトランジスタ６からなる閉
ループに保持される。
電圧VDDが低電位から高電位に切換わる場合
も、Ｐチヤンネルトランジスタ１１が同様に動作
して入力保持制御信号ａを得ることができる。
も、Ｐチヤンネルトランジスタ１１が同様に動作
して入力保持制御信号ａを得ることができる。
以上説明したように本発明は、電源電圧変動検
出回路を使つて入力保持制御を行うことにより、
複数の電圧で動作することを必要とする論理集積
回路の電源電圧切換り時の誤動作を、入力保持制
御端子を設けることなく、論理集積回路自身で自
動的に回避できる効果がある。
出回路を使つて入力保持制御を行うことにより、
複数の電圧で動作することを必要とする論理集積
回路の電源電圧切換り時の誤動作を、入力保持制
御端子を設けることなく、論理集積回路自身で自
動的に回避できる効果がある。
第１図は本発明の実施例の回路図、第２図は第
１図の入力回路をそれぞれ内蔵した論理集積回路
を接続した装置のブロツク図、第３図は第１図、
第２図の動作を示すタイミング図、第４図は従来
例の回路図、第５図は第４図の入力回路をそれぞ
れ内蔵した論理集積回路を接続した装置のブロツ
ク図、第６図は第４図、第５図の動作を示すタイ
ミング図である。 １……入力端子、２，４，５，７，８……イン
バータ、３，６……Ｎチヤンネルトランジスタ、
１１，１２……Ｐチヤンネルトランジスタ、９，
１３……抵抗、１０……コンデンサ、１４，１５
……論理集積回路、ａ……入力保持制御信号、
VDD……電源の電圧。
１図の入力回路をそれぞれ内蔵した論理集積回路
を接続した装置のブロツク図、第３図は第１図、
第２図の動作を示すタイミング図、第４図は従来
例の回路図、第５図は第４図の入力回路をそれぞ
れ内蔵した論理集積回路を接続した装置のブロツ
ク図、第６図は第４図、第５図の動作を示すタイ
ミング図である。 １……入力端子、２，４，５，７，８……イン
バータ、３，６……Ｎチヤンネルトランジスタ、
１１，１２……Ｐチヤンネルトランジスタ、９，
１３……抵抗、１０……コンデンサ、１４，１５
……論理集積回路、ａ……入力保持制御信号、
VDD……電源の電圧。
Claims (1)
- １ 互いに異なる電位の一方から他方に切換えら
れる電源の電位の変化の時定数よりも大きい時定
数で前記電位を第１の抵抗を介して保持するコン
デンサ、前記コンデンサの保持電位をゲート電極
に、前記電源の電位をソース電極に与えられる第
一のＰチヤンネルトランジスタ、前記コンデンサ
の保持電位をソース電極に、前記電源の電位をゲ
ート電極に与えられる第二のＰチヤンネルトラン
ジスタ、および前記第一、第二のＰチヤンネルト
ランジスタのドレイン電極に一端を接続し他端を
地気に接続した第２の抵抗と、前記第２の抵抗の
一端に接続した出力信号取り出し手段とを有し、
前記出力信号取り出し手段から前記電源の電位の
切換え時点直後から所定の期間だけ一方のレベル
を有する入力保持制御信号が出力される電源電圧
変動検出回路と、前記入力保持制御信号の一方の
レベルの間、入力信号の内部回路への伝達を禁止
し、前記電源の電位の切換え時点直前の前記入力
信号のレベルを保持し、前記入力保持制御信号の
他方のレベルの間、前記保持を解除し、前記入力
信号を前記内部回路に伝達する手段とを具備する
ことを特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60083947A JPS61242418A (ja) | 1985-04-19 | 1985-04-19 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60083947A JPS61242418A (ja) | 1985-04-19 | 1985-04-19 | 入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61242418A JPS61242418A (ja) | 1986-10-28 |
| JPH0379885B2 true JPH0379885B2 (ja) | 1991-12-20 |
Family
ID=13816781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60083947A Granted JPS61242418A (ja) | 1985-04-19 | 1985-04-19 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61242418A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2531809B2 (ja) * | 1989-11-08 | 1996-09-04 | 株式会社東芝 | 半導体集積回路 |
-
1985
- 1985-04-19 JP JP60083947A patent/JPS61242418A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61242418A (ja) | 1986-10-28 |
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