JPH0379897B2 - - Google Patents
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- Publication number
- JPH0379897B2 JPH0379897B2 JP60181221A JP18122185A JPH0379897B2 JP H0379897 B2 JPH0379897 B2 JP H0379897B2 JP 60181221 A JP60181221 A JP 60181221A JP 18122185 A JP18122185 A JP 18122185A JP H0379897 B2 JPH0379897 B2 JP H0379897B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- fifo memory
- control circuit
- fifo
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Radio Relay Systems (AREA)
Description
【発明の詳細な説明】
〔概要〕
状態信号を取出すことのできる複数個のFIFO
メモリを用いたドツプラ・バツフアメモリ方式に
おいて、FIFOメモリからの状態信号を利用して
初期位相設定を行う様にしたので、比較的小さな
回路規模がドツプラ・バツフアメモリを構成する
事ができる。
メモリを用いたドツプラ・バツフアメモリ方式に
おいて、FIFOメモリからの状態信号を利用して
初期位相設定を行う様にしたので、比較的小さな
回路規模がドツプラ・バツフアメモリを構成する
事ができる。
本発明は衛星通信方式に使用するドツプラ・バ
ツフアメモリ方式の改良に関するものである。
ツフアメモリ方式の改良に関するものである。
一般に、静止衛星を使用する衛星通信が広く行
われているが、衛星は地球の自転と全く同期して
いるのではなく多少の偏差を有しているので地上
に対して若干相対速度を持つ為、ドツプラ効果の
影響を受け、地上から見て衛星が遠ざかる時は衛
星側クロツク（以下書込みクロツクと省略する）
及びデータの速度は遅くなり、逆に近づくと速く
なる。
われているが、衛星は地球の自転と全く同期して
いるのではなく多少の偏差を有しているので地上
に対して若干相対速度を持つ為、ドツプラ効果の
影響を受け、地上から見て衛星が遠ざかる時は衛
星側クロツク（以下書込みクロツクと省略する）
及びデータの速度は遅くなり、逆に近づくと速く
なる。
一方、地上側のクロツク（以下読出しクロツク
と省略する）の速度は変化しないので、書込みク
ロツクに同期した衛星側からのデータを、読出し
クロツクに同期した地上側のデータに変換して
（クロツクの乗換え）、外部に送出しなければなら
ない。
と省略する）の速度は変化しないので、書込みク
ロツクに同期した衛星側からのデータを、読出し
クロツクに同期した地上側のデータに変換して
（クロツクの乗換え）、外部に送出しなければなら
ない。
この為、衛星側からのデータを書込みクロツク
でドツプラ・バツフアメモリに書込み、この書込
まれたデータを読出しクロツクで連続的に欠落な
く読出せる様に初期位相設定（即ち、読出し開始
点の設定）をしなければならないが、比較的小さ
な回路構成でこれが行えることが必要である。
でドツプラ・バツフアメモリに書込み、この書込
まれたデータを読出しクロツクで連続的に欠落な
く読出せる様に初期位相設定（即ち、読出し開始
点の設定）をしなければならないが、比較的小さ
な回路構成でこれが行えることが必要である。
第３図は従来例のブロツク図を示す。
図において、先ず、制御回路６よりの信号を初
期位相設定回路７に加え、この回路７からの信号
で書込み制御回路１をオフに、書込んだ順にデー
タを読出す先入れ先出し方式のメモリ（以下
FIFOメモリと省略する）２とカウンタ４，５の
内容をクリアすると共に、読出し制御回路３をオ
フにして電源オン時の状態にする。
期位相設定回路７に加え、この回路７からの信号
で書込み制御回路１をオフに、書込んだ順にデー
タを読出す先入れ先出し方式のメモリ（以下
FIFOメモリと省略する）２とカウンタ４，５の
内容をクリアすると共に、読出し制御回路３をオ
フにして電源オン時の状態にする。
次に、衛星側からのデータが、どの程度FIFO
メモリ２に貯えられたら読出しを開始するかと云
う初期位相設定をしなければならないが、例えば
初期位相設定時に書込みクロツク及びデータの周
波数はトツプラーシフトの中央にあり、以後はこ
の点を中心として正負同じ量だけ周波数シフトす
ると仮定して、FIFOメモリ２の容量の1/2のデー
タが貯えられたら、書込みクロツクをカウントし
ているカウント４のカウント値が対応する値にな
つて、このカウンタから制御信号が読出し制御回
路３に送出される様にする。
メモリ２に貯えられたら読出しを開始するかと云
う初期位相設定をしなければならないが、例えば
初期位相設定時に書込みクロツク及びデータの周
波数はトツプラーシフトの中央にあり、以後はこ
の点を中心として正負同じ量だけ周波数シフトす
ると仮定して、FIFOメモリ２の容量の1/2のデー
タが貯えられたら、書込みクロツクをカウントし
ているカウント４のカウント値が対応する値にな
つて、このカウンタから制御信号が読出し制御回
路３に送出される様にする。
そこで、読出し制御回路３がオンして、読出し
クロツクがFIFOメモリ２に加えられるので書込
まれたデータを読出すことができる。
クロツクがFIFOメモリ２に加えられるので書込
まれたデータを読出すことができる。
尚、FIFOメモリは入力用クロツクと出力用ク
ロツクが独立しており、互いに全く独立に書込
み、読出しが可能と云う特徴を持つている。
ロツクが独立しており、互いに全く独立に書込
み、読出しが可能と云う特徴を持つている。
上記の様に、初期位相設定された後は“正常受
信”を示すSYNC信号が初期位相設定回路７に入
力すると、運用が開始されてカウンタ４及び５は
入力する書込みクロツク及び読出しクロツクのカ
ウントを開始すると共に、書込み制御回路１を介
して書込みクロツクが加えられているFIFOメモ
リ２に受信データ（以下入力データと云う）が順
次書込まれ、先入れ先出しが可能な様に出力側か
ら入力側の方に順次貯えられる。
信”を示すSYNC信号が初期位相設定回路７に入
力すると、運用が開始されてカウンタ４及び５は
入力する書込みクロツク及び読出しクロツクのカ
ウントを開始すると共に、書込み制御回路１を介
して書込みクロツクが加えられているFIFOメモ
リ２に受信データ（以下入力データと云う）が順
次書込まれ、先入れ先出しが可能な様に出力側か
ら入力側の方に順次貯えられる。
そして、初期位相設定された点（例えば、1/2
容量）まで貯えられると、カウンタ４のカウント
値が設定された値となり、上記の様な処理が行わ
れてFIFOメモリ２に貯えられたデータの読出し
が開始されるが、入力データは引続きFIFOメモ
リ２に書込まれる。
容量）まで貯えられると、カウンタ４のカウント
値が設定された値となり、上記の様な処理が行わ
れてFIFOメモリ２に貯えられたデータの読出し
が開始されるが、入力データは引続きFIFOメモ
リ２に書込まれる。
一方、制御回路６はカウンタ４，５のカウント
値の差を監視しているが、この差がメモリ容量の
１／２に対応する値よりも大きくなつた事を検出し
た時は、FIFOメモリ２の状態は次のいずれかに
なつている。
値の差を監視しているが、この差がメモリ容量の
１／２に対応する値よりも大きくなつた事を検出し
た時は、FIFOメモリ２の状態は次のいずれかに
なつている。
書込みクロツクの周波数がドツプラシフトに
より読出しクロツクの周波数よりも低くなつ
て、書込まれたデータがなくなる（以下アンダ
ーフローと云う）。
より読出しクロツクの周波数よりも低くなつ
て、書込まれたデータがなくなる（以下アンダ
ーフローと云う）。
と逆にデータが溢れる（以下オーダーフロ
ーと云う）。
ーと云う）。
そこで、この様な状態になつた時は上記の様に
制御回路６の出力を初期位相設定回路７に加え、
この回路７の出力でFIFOメモリ２及びカウンタ
４と５をクリアすると共に、書込み制御回路、読
出し制御回路１，３をオフにして初期状態に戻
し、及びの状態にならない様に再度初期位相
設定を行わなければならない。
制御回路６の出力を初期位相設定回路７に加え、
この回路７の出力でFIFOメモリ２及びカウンタ
４と５をクリアすると共に、書込み制御回路、読
出し制御回路１，３をオフにして初期状態に戻
し、及びの状態にならない様に再度初期位相
設定を行わなければならない。
ここで、FIFOメモリ２のどの点に初期位相設
定するかは、設定後の衛星の移動により正負どの
程度ドツプラシフトが生ずるかにより異なる。例
えば、前記の様にドツプラシフトの中央にあり、
今後±200μsシフトするなら初期位相設定点（読
出し開始点）はメモリ容量の1/2の点になるが、＋
100、−300μsとシフトするなら偏つて設定しない
と最大シフトの時は容量が足りずデータが溢れる
ことになる。
定するかは、設定後の衛星の移動により正負どの
程度ドツプラシフトが生ずるかにより異なる。例
えば、前記の様にドツプラシフトの中央にあり、
今後±200μsシフトするなら初期位相設定点（読
出し開始点）はメモリ容量の1/2の点になるが、＋
100、−300μsとシフトするなら偏つて設定しない
と最大シフトの時は容量が足りずデータが溢れる
ことになる。
しかし、この方式ではカウンタ、読出し、書込
み制御回路及び初期位相設定回路等が必要となり
ドツプラ・バツフアメモリ方式の回路規模が大き
くなると云う問題点がある。
み制御回路及び初期位相設定回路等が必要となり
ドツプラ・バツフアメモリ方式の回路規模が大き
くなると云う問題点がある。
上記の問題点は第１図に示す様に、複数個の
FIFOメモリ８−１〜８−ｎより送出される状態
信号を読出し制御回路１０で検出して該FIFOメ
モリの使用状態を判断し、該判断により初期位相
設定を行う様にした本発明のドツプラ・バツフア
メモリ方式により解決される。
FIFOメモリ８−１〜８−ｎより送出される状態
信号を読出し制御回路１０で検出して該FIFOメ
モリの使用状態を判断し、該判断により初期位相
設定を行う様にした本発明のドツプラ・バツフア
メモリ方式により解決される。
FIFOメモリは、例えばメモリへの書込みが可
能なときはハイに、不可能な時はロウになるIR
信号（Input Ready）信号や、読出しが可能なと
きにハイに、不可能なときにはロウになるOR
（Output Ready）信号などの状態信号が出力さ
れる。
能なときはハイに、不可能な時はロウになるIR
信号（Input Ready）信号や、読出しが可能なと
きにハイに、不可能なときにはロウになるOR
（Output Ready）信号などの状態信号が出力さ
れる。
この様なFIFOメモリを、複数個直列接続して
メモリ容量の増加させドツプラ・バツフアメモリ
として用い、例えば初段及び中間段のFIFOメモ
リのIR信号がハイ及びロウであることを検出す
ればFIFOメモリの1/2にデータが書込まれている
こと、初段のIR信号がロウであることを検出す
るとオーバーフローになつていること、最終段
FIFOメモリのOR信号がロウであることを検出
すると、FIFOメモリ全部がアンダーフローにな
つていることがそれぞれ判断できるので、この２
種類の信号を用いればカウンタ等の回路を用いず
に初期位相設定が行える。
メモリ容量の増加させドツプラ・バツフアメモリ
として用い、例えば初段及び中間段のFIFOメモ
リのIR信号がハイ及びロウであることを検出す
ればFIFOメモリの1/2にデータが書込まれている
こと、初段のIR信号がロウであることを検出す
るとオーバーフローになつていること、最終段
FIFOメモリのOR信号がロウであることを検出
すると、FIFOメモリ全部がアンダーフローにな
つていることがそれぞれ判断できるので、この２
種類の信号を用いればカウンタ等の回路を用いず
に初期位相設定が行える。
そこで、ドツプラ・バツフアメモリの回路規模
が少なくなる。
が少なくなる。
第２図は本発明の実施例のブロツク図を示す。
図において、先ず上記と同じく読出し制御回路
１０が、例えば64ワード×４ビツトの容量のある
FIFOメモリ８−１〜８−ｎを４個直列接続した
FIFOメモリ８にクリアパルスを送出して内容を
クリアすると共に、FIFOメモリ８−４への読出
しクロツクを断にする。
１０が、例えば64ワード×４ビツトの容量のある
FIFOメモリ８−１〜８−ｎを４個直列接続した
FIFOメモリ８にクリアパルスを送出して内容を
クリアすると共に、FIFOメモリ８−４への読出
しクロツクを断にする。
次に、“SYNC信号”が加えられてFIFOメモリ
８−１に書込みクロツクと入力データが加えられ
ると、このメモリのIR信号はハイになつている
ので、入力データは書込みクロツクで書込まれて
自動的に転送されてFIFOメモリ８−４の出力側
まで送られる。尚、FIFOメモリ８−１に加えら
れた書込みクロツクも直列接続された配線を通つ
てFIFOメモリ８−４まで送られる。
８−１に書込みクロツクと入力データが加えられ
ると、このメモリのIR信号はハイになつている
ので、入力データは書込みクロツクで書込まれて
自動的に転送されてFIFOメモリ８−４の出力側
まで送られる。尚、FIFOメモリ８−１に加えら
れた書込みクロツクも直列接続された配線を通つ
てFIFOメモリ８−４まで送られる。
そこで、FIFOメモリ８−４のOR信号がハイ
になる。以下、FIFOメモリ８−１に加えられる
入力データは転送されてFIFOメモリ８−４に貯
えられるが、このメモリが一杯になると、自動的
にFIFOメモリ８−３に入力データが書込まれる。
になる。以下、FIFOメモリ８−１に加えられる
入力データは転送されてFIFOメモリ８−４に貯
えられるが、このメモリが一杯になると、自動的
にFIFOメモリ８−３に入力データが書込まれる。
そしてFIFOメモリ８−１と８−３のIR信号が
ハイとロウで、８−４のOR信号がハイであるこ
とを変換点検出回路９−１〜９−３で検出し、こ
れを読出し制御回路１０に加える。そこで、読出
し制御回路１０はFIFOメモリの半分までデータ
が書込まれた事を判断して、読出しクロツクを
FIFOメモリ８−４に加えて読出しを開始する。
ハイとロウで、８−４のOR信号がハイであるこ
とを変換点検出回路９−１〜９−３で検出し、こ
れを読出し制御回路１０に加える。そこで、読出
し制御回路１０はFIFOメモリの半分までデータ
が書込まれた事を判断して、読出しクロツクを
FIFOメモリ８−４に加えて読出しを開始する。
又、運用中にFIFOメモリ８−１のIR信号がロ
ウになつてオーバーフローを、又はFIFOメモリ
８−４のOR信号がロウになつてアンダーフロー
を読出し制御回路１０が検出した時は、上記の様
にFIFOメモリ８のクリアを実行して再度初期位
相設定を行い、オーバフロー、アンダーフローに
ならない様にする。
ウになつてオーバーフローを、又はFIFOメモリ
８−４のOR信号がロウになつてアンダーフロー
を読出し制御回路１０が検出した時は、上記の様
にFIFOメモリ８のクリアを実行して再度初期位
相設定を行い、オーバフロー、アンダーフローに
ならない様にする。
以上詳細に説明した様に、比較的小規模な回路
構成でドツプラ・バツフアメモリを構成する事が
できると云う効果がある。
構成でドツプラ・バツフアメモリを構成する事が
できると云う効果がある。
第１図は本発明の原理ブロツク図、第２図は本
発明のブロツク図、第３図は従来例のブロツク図
を示す。 図において、１は書込み制御回路、２，８は
FIFOメモリ、３，１０は読出し制御回路、４，
５はカウンタ、６は制御回路、７は初期位相設定
回路、９は変換点検出回路。
発明のブロツク図、第３図は従来例のブロツク図
を示す。 図において、１は書込み制御回路、２，８は
FIFOメモリ、３，１０は読出し制御回路、４，
５はカウンタ、６は制御回路、７は初期位相設定
回路、９は変換点検出回路。
Claims (1)
- 【特許請求の範囲】 １ 複数個のFIFOメモリ８−１〜８−ｎを用い
て受信データに含まれるドツプラシフトを吸収す
る際に、 該FIFOメモリ８−１〜８−ｎより送出される
状態信号の少なくとも一部を読出し制御回路１０
で検出して該FIFOメモリ８−１〜８−ｎの使用
状態を判断し、該判断により初期位相設定を行う
様にした事を特徴とするドツプラ・バツフアメモ
リ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60181221A JPS6248818A (ja) | 1985-08-19 | 1985-08-19 | ドップラ・バッフアメモリ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60181221A JPS6248818A (ja) | 1985-08-19 | 1985-08-19 | ドップラ・バッフアメモリ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6248818A JPS6248818A (ja) | 1987-03-03 |
| JPH0379897B2 true JPH0379897B2 (ja) | 1991-12-20 |
Family
ID=16096934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60181221A Granted JPS6248818A (ja) | 1985-08-19 | 1985-08-19 | ドップラ・バッフアメモリ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6248818A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2806657B2 (ja) * | 1991-09-26 | 1998-09-30 | 日本電気株式会社 | プレジオクロナス／ドップラーバッファとプレジオクロナス同期／ドップラー効果抑圧方法 |
-
1985
- 1985-08-19 JP JP60181221A patent/JPS6248818A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6248818A (ja) | 1987-03-03 |
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