JPH038019A

JPH038019A - 加算回路検査装置

Info

Publication number: JPH038019A
Application number: JP14222689A
Authority: JP
Inventors: Masayuki Tanaka; 昌幸田中
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-06-06
Filing date: 1989-06-06
Publication date: 1991-01-16
Anticipated expiration: 2012-06-18
Also published as: CA2018271C; EP0401783B1; EP0401783A2; JP2621480B2; CA2018271A1; DE69032142D1; EP0401783A3; DE69032142T2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、デジタル回路により構成される二進数加算器
の故障検出に関し、特に、モジュール化された複数の加
算器で１桁上げ先見法に基き、より広いビット幅の加算
器を構成する場合の故障検出に関する。ここに云うモジ
ュールとは５例えばＬＳＩ或はボード、ＬＳＩの内部ブ
ロック等の。

様々な不定形の論理的、物理的な実装上のまとまりの状
態を指すものであり、必ずしも物理的に同一のものであ
る必要はない。

［従来の技術］従来、この種の加算器は１桁上げ先見法に基くキャリ生
成の為の情報を、データ加算用と検査用の二系統生成し
２別の伝送系によりそれぞれを送り以後の検査に用いる
か、或は、モジュール間で受は渡すキャリ生成の為の情
報の正当性の保証についてはこれを放棄するなどしてい
た。

ここで前者の例としては、第１および第２の加算回路検
査方式がある。第２図は前記第１の加算回路検査方式を
採用している加算器を示している。

４１０〜４４０は１分割された加算データの各部を受は
持って加算を行う加算器モジュール０〜３で、４５０は
、減算（「被減数」十「減数の１の補数」＋１．最後の
＋１にキャリを用いる。）等で必要に応じ加算器モジュ
ールＯ〜３により構成される加算器全体への最下位キャ
リを生成する最下位キャリ生成部である。

加算器モジュール０〜３については、内部構成を第３図
に詳細に示した。以下、この各部位を説明するが、大き
く分けてデータ系に属するものと検査系に属するものが
ある。まず、データ系の構成要素について順を迫って説
明する。５１０，５２０は加算データを保持するレジス
タであり、５４０は、入力端子■。〜１．．より線５４
１〜５４７を介して他モジュールからのデータ系キャリ
発生条件及びキャリ伝播条件を入力し１桁上げ先見法に
基きモジュールキャリインを生成し、線５４８へ出力す
るデータ系専用に設けられたモジュール牛ヤリイン生成
部である。５３０は　レジスタ５１０．５２０に保持さ
れている加算データ　及び線５４８からのモジュールキ
ャリインを加算し線５３３に出力する加算器で、この他
１本加算データからキャリ発生条件を検出して線５３４
に出力するキャリ発生条件検出部５３１及び１本加算デ
ータからキャリ伝播条件を検出して線５３５に出力する
キャリ伝播条件検出部５３２を、他モジュールでのデー
タ系モジュールキャリイン生成の為だけに内蔵している
。５７１〜５７３，５８１〜５８３は、それぞれ線５３
４，５３５よりキャリ発生条件及びキャリ伝播条件を受
け、それぞれ３系統ずつモジュール外へ送出する為のバ
ッファで、５６０は線５３３より加算結果を受け、これ
を保持するレジスタである。以上がデータ系の構成要素
である。

次に検査系の構成要素を順に説明する。５１１゜５２１
はレジスタ５１０，５２０に対するパリティビットを保
持するレジスタで、５１２，５２２はそれぞれレジスタ
５１０，５１１．及び５２０゜５２１に対し、パリティ
チエツクを行うパリティチエッカである。６７０，６８
０はそれぞれキャリ発生条件検出部５３１．キャリ伝播
条件検出部５３２と全く等価な論理をもち、それぞれ結
果を線６７１，６８１に出力する。キャリ発生条件検出
部及びキャリ伝播条件検出部であるが、他モジュールで
の検査系モジュールキャリイン生成の為だけに設けられ
、５３１，５３２とはハードウェア構成上共用する部分
が全く無い（即ち、独立）様配慮されているものとする
。６６０も又９モジユ一ルキヤリイン生成部５４０と全
く等価な論理を持ち、入力端子Ｊ。−Ｊ６（１０−１６
に対応）より線６６１〜６６７を介して他モジュールか
らのデータ系キャリ発生条件及びキャリ伝播条件を入力
し１桁上げ先見法に基きモジュールキャリインを生成し
、線６６８へ出力するモジュールキャリイン生成部であ
るが、検査で必要となる加算結果に対するパリティを予
知する為だけに設けられ。

やはり５４０とはハードウェア構成上共用する部分が全
く無い（即ち、独立）様配慮されているものとする。６
７２〜６７４，６８２〜６８４も。

それぞれ線６７１，６８１よりキャリ発生条件及びキャ
リ伝播条件を受け、それぞれ３系統ずつモジュール外へ
送出する為のバッファで、これらも又当然、５７１〜５
７３，５８１〜５８３とは独立である。５５０はパリテ
ィ予知部でレジスタ５１０．５１１，５２０，５２１か
らの加算データ及びそのパリティを受け、又、モジュー
ルキャリイン生成部６６０より線６６８を介してモジュ
ールキャリインを受け、加算器５３０の加算結果に対す
るパリティを予知し、これを線５５１に出力する機能を
持つ。５６１は線５５１より予知されたパリティを受け
てこれを保持するレジスタで５６２は、レジスタ５６０
１：保持されている加算結果とレジスタ５６１に保持さ
れている予知されたパリティビットに対してパリティチ
エツクを行うパリティチエッカである。尚、モジュール
キャリイン生成部５４０，６６０は入力に対し、Ｉ＋１
１＋ＩＩｌ＋Ｉ＋１１　　（Ｊについても同様）なる論
理をとって出力する機能を有するものとする。

線５１３，５２３以前、及び線５６３以後についての説
明は本発明とは何ら関係がないので省略する。以上が加
算器モジュール０〜３の内部構成である。

次に、第２図におけるモジュール間の接続を説明する。

まず加算器モジュールＸのキャリ発生条件をＧ　ｆ−＋
　キャリ伝播条件をＰ、と読み直しくＸ−０〜３）１次
にその状態で各加算器モジュールの１゜〜Ｉｂ、Ｊｏ＝
Ｊｂに対し第４図の様に接続すれば１桁上げ先見法の理
論に従い、各加算器モジュールへのモジュールキャリイ
ンが、各加算器モジュール間のデータ系並びに検査系の
モジュールキャリイン生成部にて生成されることになる
。

但し、ここで注意すべき点は、Ｉｏ””’Ｉ６へはデー
タ系Ｇ−、Ｐ−、Ｊｏ　””Ｊｂへは検査系Ｇ８゜Ｐｘ
を接続しなくてはならない点である。この様に構成され
た加算器においては、パリティチエツクにより検査済み
の加算データ及びそのパリティビットをデータ、検査の
両系に受は渡した後はデータ系と検査系が全く独立に構
成されている為。

若し、いずれか一箇所に故障が生じたならそれはデータ
系若しくは検査系のいずれか一方であり。

どちらに故障が起きたとしても、いずれかの加算器モジ
ュールにて、レジスタ５６０に保持されている加算結果
とレジスタ５６１に保持されているパリティビットが非
常に高い確率で不整合を生じ。

パリティチエッカ５６２にてパリティエラーを検知して
いるので故障を検出することが出来る。又。

確率は極めて低いが、データ系及び検査系に同時に複数
の故障が発生しても、パリティが整合し続ける様な故障
は現実には起こり得ないと考えて良いであろう。以上が
前記第１の加算回路検査方式％式％次に前記第２の加算回路検査方式について説明する。第
５図は、前記第２の加算回路検査方式を採用している加
算器を示している。４１０〜４４０は５分割された加算
データの各部を受は持って加算を行う加算器モジュール
０〜３で、４５０は。

減算（「彼減数」＋「減数の１の補数」＋１．最後の＋
１にキャリを用いる。）等で必要に応じ加算器モジュー
ル０〜３により構成される加算器全体への最下位キャリ
を生成し、出力端子ＣＬ、。

ＣＬ、より出力する最下位キャリ生成部であるが。

ＣＬ、がデータ系（後述）、ＣＬ、が検査系（後述）で
用いられる。４０１，４０２はキャリ先見法により各加
算器モジュールのモジュールキャリインを生成するキャ
リルックアヘッド・ジェネレータであるが、４０１はデ
ータ系（後述）、４０２は検査系（後述）の構成要素で
、互いに共通部分を全く持っていないものとする。

加算器モジュールＯ〜３については、内部構成を第、６
図に詳細に示した。以下、この各部位を説明するが１大
きく分けてデータ系に属すものと検査系に属すものがあ
る。まず、データ系の構成要素について順を追って説明
する。５１０，５２０は加算データを保持するレジスタ
であり、５３０は、レジスタ５１０．５２０に保持され
ている加算データ、及び線５４８を介し、入力端子ｃｄ
からのデータ系モジュールキャリインを加算し線５３３
に出力する加算器で、この他１本加算データからキャリ
発生条件を検出して線５３４に出力するキャリ発生条件
検出部５３１及び１本加算データからキャリ伝播条件を
検出して線５３５に出力するキャリ伝播条件検出部５３
２を、他モジュールでのデータ系モジュールキャリイン
生成の為だけに内蔵している。５７１，５８１は、それ
ぞれ線５３４，５３５よりキャリ発生条件及びキャリ伝
播条件を受け、出力端子Ｇ、、Ｐ、よりモジュール外へ
送出する為のバッファで、５６０は線５３３より加算結
果を受け、これを保持するレジスタである。以上がデー
タ系の構成要素である。

次に検査系の構成要素を順に説明する。５１１゜５２１
はレジスタ５１０，５２０に対するパリティビットを保
持するレジスタで　５１２，５２２はそれぞれレジスタ
５１０．５１１．及び５２０５２１に対し、パリティチ
エツクを行うパリティチエッカである。６７０，６８０
はそれぞれキャリ発生条件検出部５３１．キャリ伝播条
件検出部５３２と全く等価な論理をもち、それぞれ結果
を線６７１，６８１に出力する。キャリ発生条件検出部
及びキャリ伝播条件検出部であるが、他モジュールでの
検査系モジュールキャリイン生成の為だけに設けられ、
５３１，５３２とはハードウェア構成上共用する部分が
全く無い（即ち、独立）様配慮されているものとする。

６７２，６８２も。

線６７１，６８１よりキャリ発生条件及びキャリ伝播条
件を受け、それぞれ出力端子Ｇ、、Ｐ、よりモジュール
外へ送出する為のバッファで、これらも又当然、５７１
，５８１とは独立である。５５０はパリティ予知部でレ
ジスタ５１０，５１１゜５２０．５２１からの加算デー
タ及びそのパリティを受け、又、線６６８を介して入力
端子Ｃ２よりモジュールキャリインを受け、加算器５３
０の加算結果に対するパリティを予知し、これを線５５
１に出力する機能を持つ。５６１は線５５１より予知さ
れたパリティを受けてこれを保持するレジスタで、５６
２は、レジスタ５６０に保持されている加算結果とレジ
スタ５６１に保持されている予知されたパリティビット
に対してパリティチエツクを行うパリティチエッカであ
る。線５１３゜５２３以前、及び線５６３以後について
の説明は本発明とは何ら関係がないので省略する。以上
が加算器モジュール０〜３の内部構成である。

次に、第５図におけるモジュール間の接続を説明する。

まず加算器モジュールＸのキャリ発生条件をＧ、（Ｇ、
、Ｇ、共通）、キャリ伝播条件をＰ、（Ｐ、、Ｐ、共通
）、入力キャリをＣ，（Ｃ４、Ｃ，共通）と読み直しく
Ｘ−０〜３）、最下位キャリをＣＬ　（ＣＬ、、ＣＬ、
共通）とし９次にその状態でキャリルックアヘッド・ジ
ェネレータ４０１，４０２に対し、Ｐ、、Ｇ、、ＣＬを
接続すれば、第７図の様に桁上げ先見法の理論に従い、
各加算器モジュールへのモジュールキャリインが生成さ
れることになる。但し、ここで注意すべき点は、キャリ
ルックアヘッドφジェネレータ４０１へはデータ系Ｇ、
、ｐ、、キャリルックアヘッド・ジェネレータ４０２へ
は検査系Ｇ、、Ｐ、を接続しなくてはならない点である
。この様に構成された加算器においては、パリティチエ
ツクにより検査済みの加算データ及びそのパリティビッ
トをデータ、検査の両系に受は渡した後は、データ系と
検査系が全く独立に構成されている為。

どちらに故障が起きたとしても、いずれかの加算器モジ
ュールにて、レジスタ５６０に保持されている加算結果
とレジスタ５６１に保持されているパリティビットが非
常に高い確率で不整合を生じパリティチエッカ５６２に
てパリティエラーを検知しているので故障を検出するこ
とが出来る。又。

確率は極めて低いが、データ系及び検査系に同時に複、
数の故障が発生しても、パリティが整合し続ける様な故
障は現実には起こり得ないと考えて良いであろう。以上
が前記第２の加算回路検査方式の例である。尚、冒頭後
者の例示（正当性の保証の放棄）は自明なので省略する
。

［発明が解決しようとする課題］昨今の急激なＬＳＩの高集積化を良く分析してみると１
本来ビン数はゲート数の三方の一乗に比例して増加しな
くてはならないがメカニカルな制約によりピンの増加の
仕方が十分ではなく、従って入出力ピン数に対するゲー
ト数の比であるピン／ゲート比はしだいに小さく（即ち
ピン不足の傾向）なりつつあることに気付（。これはと
りもなおさず、ＬＳＩを用いた設計をしていく上で、高
集積化が進めば進むほどピン削減が迫られることを意味
している。しかるに、上述した従来の加算回路検査手段
は、キャリ生成の為の情報を、データ加算用と検査用と
を別の伝送系で送る為（冒頭後者の例の様に厳密な検査
を放棄してしまえば別であるが）、インタフェース数が
非常に多大なものになっており、ともすればゲートは余
っているのにビンの不足から結局これを利用することが
出来す、実用上の集積度を低めてしまうという傾向を助
長していると云える。又、こういった背景とは別に、単
純に考えても（ＬＳＩのみならず）。

配線パターンの増加による歩留まり低下、クロストーク
によるノイズマージンの低下といった従来からの問題も
有り、或はそもそも、メカニカルな接続が多いというの
は、信頼性の上でも好ましいことではない。

［課題を解決するための手段］本発明の加算回路検査方式は、複数のモジュールに分割
され１桁上げ先見法に基き、該各々のモジュールからの
キャリを生成する為の情報を、該モジュール間で直接送
る形式の加算回路において。

前記情報より、モジュール最下位桁へのキャリインを生
成するキャリイン生成手段と、モジュール最上位桁から
のキャリアウトを生成するキャリアウト生成手段と、を
前記それぞれのモジュールが有している。

本、発明のもう一つの加算回路検査方式は、複数のモジ
ュールに分割され１桁上げ先見法に基き。

該各々のモジュール最下位桁へのキャリインを生成する
形式の加算回路において、前記各々のモジュールからキ
ャリ生成の為の情報を受け、前記複数のモジュール最下
位桁へのキャリインを生成するキャリ先見部を有し、又
、前記各々のモジュールが、前記キャリ先見部からのキ
ャリインを基にモジュール最上位桁からのキャリアウト
を生成するキャリアウト生成手段を有している。

〔実施例］次に１本発明について図面を参照して説明する。

第１図は本発明の一実施例による加算回路検査方式をイ
ンプリメントした加算器である。１１０〜１４０は１分
割された加算データの各部を受は持って加算を行う加算
器モジュールＯ〜３で、１５０は、従来技術の例と同様
の目的で設置されている最下位キャリ生成部である。加
算器モジュール０〜３については内部構成を第８図に詳
細に示した。以下、この各部位を説明するが、従来技術
の説明で示した第３図の加算器モジュールと共通な部分
が非常に多いので、共通な構成要素については対応関係
のみを示し、又削除されている構成要素はその旨を示す
に留め、追加されている構成要素を詳細に説明する。

まず、共通な構成要素としては、従来例、第３図の、レ
ジスタ５１０，５１１，５２０，５２１゜５６０．５６
１．パリティチエッカ５１２，５２２．５．６２．加算
器５３０．モジュールキャリイン生成部５４０．パリテ
ィ予知部５５０．及びバッファ５７１〜５７３，５８１
〜５８３に対し。

本発明の例である第８図の、レジスタ２１０，２１１．
２２０，２２１，２６０，２６１．パリティチエッカ２
１２，２１３，２６２．加算器２３０、モジュールキャ
リイン生成部２４０．パリティ予知部２５０．及びバッ
フ７２７１〜２７３゜２８１〜２８３が対応している。

次に削除されている構成要素としては、キャリ発生条件
検出部６７０．キャリ伝播条件検出部６８０、バッファ
６７２〜６７４，６８２〜６８４゜モジ、ニールキャリ
イン生成部６６０である。

最後に追加されている構成要素について詳細に説明する
。追加された構成要素としては以下のものがあるが、こ
れらは全て検査系の構成要素であり、データ系の構成要
素とは何ら共通部分を持っていない。まず、モジュール
キャリアウト生成部３１０は、レジスタ２１０，２２０
に保持されているデータとモジュールキャリイン生成部
２４０からのモジュールキャリインを加算した時の、＃
上位桁からのキャリアウトを生成し線３１１に出力する
機能を持ち、３２０は線３１１よリモジュールキャリア
ウトを受けてこれを保持するレジスタ、３３０は線３２
１よりモジュールキャリアウトを受けてモジュール外へ
送出する為のバッファで、３４０はモジュールキャリイ
ン生成部２４０で生成されたモジュールキャリインを線
２４８より拾いこれを保持するレジスタで、３５０はレ
ジスタ３４０に保持されているモジュールキャリインを
線３４１を介して受け、一方、モジュール外部より線３
５１を介して比較用モジュールキャリイン（即ち、下位
モジュールにおけるキャリアウト相当の信号）を受け、
一致検査を行い障害検出をする一致チェツカである。以
上が追加された構成要素の説明である。

線２１３，２２３以前、及び、線２６３以後についての
説明は、従来技術での例と同様に１本発明とは何ら関係
がないので省略する。

以上が加算器モジュール０〜３の内部構成であるが、こ
こで注意しなくてはならない点として以上の様な構成を
とった場合、モジュールキャリイン生成部が一個しか無
いので、検査系のパリティ予知部２５０は、データ系で
も用いられているモジュールキャリイン生成部からのモ
ジュールキャリインを用いざるを得ないという点であり
、従って本例においては、モジュールキャリイン生成部
だけはデータ系検査系共通ということになる（第３図に
示した従来技術の例に対する他の共通な構成要素につい
ては、同じ系に属す。）。

第１図におけるモジュール間接続については。

まず加算器モジュールＸのキャリ発生条件を６８゜キヤ
、り伝播条件をＰ、と読み直しくｘ−０〜３）次にその
状態で各加算器モジュールの■。−１６に対し第４図の
様に接続することにより、各加算器モジュールへのモジ
ュールキャリインを１各加算器モジユール内のモジュー
ルキャリイン生成部にて生成する様にする点は全く同様
である。本例ではこの他、従来技術の例において実施さ
れていた。データ系に対して二重化された検査系のキャ
リ発生条件、キャリ伝播条件に替えて、隣り合った加算
器モジュールで下位側のモジュールのキャリアウト出力
（第８図、線３３１）を上位側のモジュールの比較用モ
ジュールキャリイン入力（第８図、線３５１）に接続す
る。又第８図、一致チェッカ３５０での検査のタイミン
グを考えれば明らかであるが、第１図、最下位キャリ生
成部１５Ｏから線１８４を介して加算器モジュール３の
比較用モジュールキャリイン入力に送出する最下位キャ
リは、線１７６を介して送出するデータ系最下位キャリ
に対し、−度レジスタに受けたタイミングで伝送されな
くてはならない。この様に構成された加算器においては
、データ系と検査系でモジュールキャリイン生成部を共
用しており、仮にモジュールキャリイン生成系で故障が
発生したとしても、パリティ予知部２５０にて必ず加算
結果に整合したパリティが生成されてしまう為、従来技
術の例の様に第８図のパリティチエッカ２６２ではこれ
を検出することが出来ない（その他の部分の故障であれ
ば、従来技術の例と同様検出可能である。）。従って、
モジュールキャリイン生成系の正当性を別に保証する必
要が出てくる。この為１本例においてはモジュールキャ
リアウト生成部３１０．レジスタ３２０．バッファ３３
０．レジスタ３４０．一致チェッカ３５０により形成さ
れる。モジュールキャリイン検査系が設けられているの
である。

二こで本例の検査体系を第９図と第１０図に示す。ここ
では紙面の都合により下位側から加算器モジュール二個
分だけ示した。第９図で、６１０は最下位キャリ生成部
であり、線６１１よりブタ系最下位キャリ、線６１２よ
り検査系最下位キャリ、（−旦レジスタで受けた後出力
）を出力する。

ＲＤ　（６９５，６９６）は加算データを保持する二つ
のレジスタを含み、それぞれ線６９３，６９８より加算
データを供給するレジスタブロックＲＰ　（６９１，６
９６）は二つの加算データのそれぞれのパリティビット
を保持するレジスタを含み、それぞれ線６９４，６９９
よりパリティデータを出力するレジスタブロック、６９
２，６９７はパリティチエッカ、Ａ　（６２１，６３１
）は加算器、及びその加算結果格納用のレジスタ　キャ
リ発生条件検出部、キャリ伝播条件検出部を含み。

それぞれ線６２８．６３８に加算結果を出力する加算器
ブロックであり、Ｂ　（６４１，６５１）はＡより出力
される加算結果のパリティを予知するパリティ予知部、
及びその予知されたパリティを保持するレジスタを含み
、それぞれ線６４３，６５３にパリティ値を出力するパ
リティ予知ブロック、Ｃ（６２０，６３０）はモジュー
ルキャリイン生成部、Ｄ　（６６０，６７０）はモジュ
ールキャリアウトを生成し、それぞれ線６６２，６７２
に出力するモジュールキャリアウト生成部、６４２．６
５２はパリティチエッカ、６６１，６７１は一致チェツ
カである。

さてここで５最下位加算器モジュールにおける。

モジュールキャリイン以降の加算系に対するデータ生成
部とパリティ生成部を破線で囲んで示した。

この部分は互いに共通部分を持っていない為、パリティ
チエツクにより検査済みの加算データ及びパリティビッ
トをデータ、検査の両系に受は渡して以降の各処理部に
おいて、いずれか一方に故障が発生すれば非常に高い確
率でパリティの不整合が生し、パリティチエッカ６４２
で検出可能である。

第１０図は第９図に対応するものであり（従って各部の
説明は省略する）、最下位加算器モンユルからその一つ
上位のモジュールにかけての。

下位側モジュールのモジュールキャリイン以降の上位側
モジュールのモジュールキャリイン生成系に対するデー
タ生成部とパリティ　（１ビツトであるキャリに対する
パリティ１即ち同一のデータ）生成部を破線で囲んで示
した。この部分は互いに共通部分を持っていない為、い
ずれか一方に故障が発生すれば非常に高い確率で不一致
となり。

致チエッカ７７１で検出可能である。

尚、最下位十ヤリの正当性は一致チェツカ７６１により
保証されており、以後それより上位のモジュールについ
ては、一つ下位側のモジュールのモジュールキャリイン
が保証されることにより再帰的に、順次、正当性が保証
されていくことになる。

ここで比較の為、従来技術による例の検査体系を第１１
図に示しておく。Ａ、Ｂ、Ｃは第９図。

第１０図と同じものである。ここで１破線で分けた上側
がデータ系で、下側が検査系であり、パリティチエツク
により検査済みの加算データを受けて以降５完全に分離
独立させる為に巨大なキャリ生成情報伝送パスをデータ
系の８８０の他の検査系でも８９０として設けることを
強いられていることが観察される。尚、最後に、データ
系及び検査系に同時に複数の故障が発生しても、パリテ
ィが整合し続ける様な故障は現実には起こり得ないと考
えて良い点などは従来技術と同様である。

以上説明したように本発明の第１の実施例は加算器モジ
ュール間で、高速性を必要とするデータ系のキャリ生成
には桁上げ先見法に基くキャリ生成の為の情報を直接送
り９検査の為の比較用のキャリは、モジュール分リプル
させて生成することにより、より高い故障検出率を保っ
たままモジュール間での検査の為のインタフェース量を
削減でき、ひいてはモジュール内の論理構成の為のハー
ドウェアの効率の良い利用が期待でき、又この他、安定
的な動作や、メカニカルな接続箇所の削減による信頼性
向上も期待できる。

第１２図は本発明の第２の実施例による加算回路検査方
式をインプリメントした加算器である。

１１０〜１４０は２分割された加算データの各部を受は
持って加算を行う加算器モジュール０〜３で、１５０は
、従来技術の例と同様の目的で設置されている最下位キ
ャリ生成部であり、１０１はキャリルックアヘッド・ジ
ェネレータであり、従来、ｆｆｉ＋で示した番号４０１
，４０２のものと全く同一である。加算器モジュール間
、ルについては内部構成を第１３図に詳細に示した。以
下、この各部位を説明するが、従来技術の説明で示した
第６図の加算器モジュールと共通な部分が非常に多いの
で、共通な１ｂ成要素については対応関係のみを示し、
又削除されている構成要素はその旨を示すに留め、追加
されている構成要素を詳細に説明する。

まず、共通な構成要素としては、従来例、第６図の、レ
ジスタ５１０，５１１，５２０．５２１５６０．５６１
．パリティチエッカ５１２，５２２．５６２．加算器５
３０．パリティ予知部５５０、及びバッファ５７１，５
８１に対し１本発明の例である第１３図の、レジスタ２
１０，２１１゜２２０．２．２１，２６０，２６１．パ
リティチエッカ２１２，２１３，２６２．加算器２３０
．パリティ予知部２５０．及びバッファ２７１，２８１
が対応している。次に削除されている構成要素としては
、キャリ発生条件検出部６７０．キャリ伝播条件検出部
６８０．バッファ６７２，６８２である。

最後に追加されている構成要素について詳細に説明する
。追加された構成要素としては以下のものがあるが、こ
れらは全て検査系の構成要素であり、データ系の構成要
素とは何ら共通部分を持っていない。まず、モジュール
キャリアウト生成部３１０は、レジスタ２１０，２２０
に保持されているデータと線２４８からのモジールキャ
リインを加算した時の、最上位桁からのキャリアウトを
生成し線３１１に出力する機能を持ち、３２０は線３１
１よりモジュールキャリアウトを受けてこれを保持する
レジスタ、３３０は線３２１よりモジュールキャリアウ
トを受け、出力端子Ｃよりモジュール外へ送出する為の
バッファで、３４０はモジュールキャリインを線２４８
より拾いこれを保持するレジスタで、３５０はレジスタ
３４０に保持されているモジュールキャリインを線３４
１を介して入力端子Ｃより受け、一方、モジュール外部
より線３５１を介して比較用モジュールキャリイン（即
ち、下位モジュールにおけるキャリアウト相当の信号）
を受け５一致検査を行い障害検出をする一致チエ’７カ
である。以上が追加された構成要素の説明である。

線２１３，２２３以前、及び１線２６３以後についての
説明は、従来技術での例と同様に１本発明とは何ら関係
がないので省略する。

以上が加算器モジュールＯ〜３の内部構成であるが、こ
こで注意しなくてはならない点として以上の様な構成を
とった場合、モジュールキャリイン用入力端子が一個し
か無いので、検査系のパリティ予知部２５０は、データ
系でも用いられている線２４８上のモジュールキャリイ
ンを用いざるを得ないという点であり、従って本例にお
いては、モジュールキャリインだけはデータ系検査系共
通ということになる（第６図に示した従来技術の例に対
する他の共通な構成要素については、同じ系に属す。）
。

第１２図におけるモジュール間接続については。

まず加算器モジュールＸのキャリ発生条件をＧ、。

キャリ伝播条件をＰ、、入力キャリを０８と読み直しく
Ｘ−０〜３）、最下位キャリをＣＬ０３２　（ＣＬ、、
ＣＬ、共通）とし１次にその状態でキャリルックアヘッ
ド・ジェネレータ１０１に対し、Ｐ、、Ｇ、、ＣＬを接
続することにより。

第７図の様に桁上げ先見法の理論に従い、各加算器モジ
ュールへのモジュールキャリインを生成する点は従来例
と全く同様である。本例ではこの他。

従来技術の例において実施されていた。データ系に対し
て二重化された検査系のキャリ発生条件。

キャリ伝播条件に替えて、隣り合った加算器モジュール
で下位側のモジュールのキャリアウト出力端子Ｃ（第１
３図、線３３１）を上位側のモジュールの比較用モジュ
ールキャリイン入力端子Ｃ（第１３図、線３５１）に接
続する。又第１３図。

一致チェツカ３５０での検査のタイミングを考えれば明
らかであるが、第１２図、最下位キャリ生成部１５０か
ら線１８４を介して加算器モジュル３の比較用モジュー
ルキャリイン入力端子Ｃに送出する最下位キャリは、線
１７６を介して送出するデータ系最下位キャリ（ＣＬ）
に対し、−度レジスタに受けたタイミングで伝送されな
くてはならない。この様に構成された加算器においては
データ系と検査系でモジュールキャリイン生成部を共用
しており、仮にモジュールキャリイン生成系で故障が発
生したとしても、パリティ予知部２５０にて必ず加算結
果に整合したパリティか生成されてしまう為、従来技術
の例の様に第１３図のパリティチエッカ２６２ではこれ
を検出することが出来ない（その他の部分の故障であれ
ば、従来技術の例と同様検出可能である。）。従って１
モジユールキヤリイン生成系の正当性を別に保証する必
要が出てくる。この為９本例においてはモジュールキャ
リアウト生成部３１０．レジスタ３２０、バッファ３３
０．レジスタ３４０．一致チェツカ３５０により形成さ
れる。モジュールキャリイン検査系か設けられているの
である。

ここで本例の検査体系を第１４図と第１５図に示す。こ
こでは紙面の都合により下位側から加算器モジュール二
個分だけ示した。第１４図で、６１０は最下位キャリ生
成部であり、線６１１よりデータ系最下位キャリ、線６
１２より検査系最下位キャリ（−旦レジスタで受けた後
出力）を出力する。ＲＤ　（６９５，６９６）は加算デ
ータを保持する二つのレジスタを含み、それぞれ線６９
３゜６９８より加算データを供給するレジスタブロック
　ＲＰ　（６９１，６９６）は二つの加算データのそれ
ぞれのパリティビットを保持するレジスタを含み、それ
ぞれ線６９４，６９９よりパリティデータを出力するレ
ジスタブロック、６９２．６“９７はパリティチエッカ
、Ａ　（６２１，６３１）は加算器、及びその加算結果
格納用のレジスタ。

キャリ発生条件検出部、キャリ伝播条件検出部を含み、
それぞれ線６２８．６３８に加算結果を出力する加算器
ブロックであり、Ｂ　（６４１，６５１）はＡより出力
される加算結果のパリティを予知するパリティ予知部、
及びその予知されたパリティを保持するレジスタを含み
１　それぞれ線６４３．６５３にパリティ値を出力する
パリティ予知ブロック、ＣＧ　（６２０）はキャリルッ
クアヘッド・ジェネレータ、Ｄ　（６６０，９７０）は
モジュールキャリアウトを生成し５　それぞれ線６６２
゜９７２に出力するモジュールキャリアウト生成部６４
２．６５２はパリティチエッカ、６６１，９７１は、線
６２５，６３５からの入力を、−旦レジスタで受けてタ
イミングを合わせ、線６１２６６２からの入力と比較す
る一致チェッカである。

さてここで、最下位加算器モジュールにおける。

この部分は互いに共通部分を持っていない為、パリティ
チエツクにより検査済みの加算データ及びパリティビッ
トをデータ、検査の両系に受は渡して以降の各処理部に
おいて５いずれか一方に故障が発生すれば非常に高い確
率でパリティの不整合が生じ　パリティチエッカ６４２
で検出可能である。

第１５図は第１４図に対応するものであり（従って各部
の説明は省略する）、最下位加算器モジュールからその
一つ上位のモジュールにかけてのド位側モジュールのモ
ジュールキャリイン以降の」−位側モジュールのモジュ
ールキャリイン生成系に対するデータ生成部とパリティ
　（１ビツトであるキャリに対するパリティ、即ち同一
のデータ）生成部を破線で囲んで示した。この部分は互
いに共通部分を持っていない為、いずれか一方に故障が
発生すれば非常に高い確率で不一致となり致チエッカ７
７１で検出可能である。

尚、最下位キャリの正当性は一致チェツカ７６１により
保証されており、以後それより上位のモジュールについ
ては、一つ下位側のモジュールのモジュールキャリイン
が保証されることにより。

再帰的に、順次、正当性が保証されていくことになる。

ここで比較の為、従来技術による例の検査体系を第１６
図に示しておく。Ａ、Ｂ、Ｃは第１４図。

第１５図と同じものである。ここで、破線で分けた上側
がデータ系で、下側が検査系であり、パリティチエツク
により検査済みの加算データを受けて以降、完全に分離
独立させる為に巨大なキャリ生成情報伝送バス及びキャ
リ伝送パスをデータ系の８８０，８８１の他の検査系で
も８９０，８９１として設けることを強いられているこ
とが観察される。尚、最後に、データ系及び検査系に同
時に複数の故障が発生しても、パリティが整合し続ける
様な故障は現実には起こり得ないと考えて良い点などは
従来技術と同様である。

以上説明したように本発明の第２の実施例は。

加算器モジュール間で、高速性を必要とするデータ系の
キャリ生成には桁上げ先見法に基いてこれを行い、検査
の為の比較用のキャリは、モジュール分リプルさせて生
成することにより、より高い故障検出率を保ったまま検
査の為のインタフェース量を削減でき、ひいてはモジュ
ール内の論理構成の為のハードウェアの効率の良い利用
が期待でき、又この他、安定的な動作や、メカニカルな
接続箇所の削減による信頼性向上も期待できる。

［発明の効果］以上説明したように本発明は、加算器モジュール間で、
高速性を必要とするデータ系のキャリ生成には桁上げ先
見法に基くキャリ生成の為の情報を直接送り、検査の為
の比較用のキャリは、モジュール分リプルさせて生成す
ることにより、より高い故障検出率を保ったままモジュ
ール間での検査の為のインタフェース量を削減でき　ひ
いてはモジュール内の論理構成の為のハードウェアの効
率の良い利用が期待でき、又この他、安定的な動作や、
メカニカルな接続箇所の削減による信頼性向上も期待で
きる。

更に１本発明は、加算器モジュール間で、高速性を必要
とするデータ系のキャリ生成には桁上げ先見法に基いて
これを行い、検査の為の比較用のキャリは、モジュール
分リプルさせて生成することにより、より高い故障検出
率を保ったまま検査の為のインタフェース量を削減でき
、ひいてはモジュール内の論理構成の為のハードウェア
の効率の良い利用か期待でき、又この他、安定的な動作
や、メカニカルな接続箇所の削減による信頼性向上も期
待できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例による加算回路検査方式
をインプリメントした加算器を示す構成図、第２図は従
来技術による加算回路検査方式を採用している加算器の
例を示す構成図、第３図は第２図の加算器モジュールＯ
〜３を詳細に示した図、第４図は、第１図及び第２図に
おいて桁上げ先見法に基く情報を、加算器モジュール間
で受は渡す為の接続関係を示した図、第５図は従来技術
による加算回路検査方式を採用している加算器の別の例
を示す構成図、第６図は第５図の加算器モジュール０〜
３を詳細に示した図、第７図は、第５図において桁上げ
先見法に基く情報を、加算器モジュール間で受は渡す為
の接続関係を示した図。第８図は第１図の加算器モジュール０〜３を詳細に示し
た図、第９図および第１０図は、第１図の本発明による
加算回路検査方式をインプリメントした加算器の検査体
系を示した図、第１１図は。第２図の従来技術による加算回路検査方式を採用してい
る加算器の、検査体系を示した図、第１２図は本発明の
第２の実施例による加算回路検査方式をインプリメント
した加算器を示す構成図、第１３図は第１２図の加算器
モジュール０〜３を詳細に示した図、第１４図および第
１５図は、第１２図の本発明による加算回路検査方式を
インプリメントした加算器の検査体系を示した図、第１
６図は第５図の従来技術による加算回路検査方式を採用
している加算器の、検査体系を示した図である。　１１
０，１２０，１３０，１４０・・・加算器モジュール、
１５０・・・最下位キャリ生成部、２１０．２１１，２
２０，２２１，２６０，２６１゜３２０．３４０・・・
レジスタ、２３０・・・加算器、２３１・・・キャリ発
生条件検出部、２３２・・・キャリ伝播条件検出部、２
７１〜２７３，２８１〜２８３゜３３０・・・バッファ
、２４０・・・モジュールキャリイン生成部、２５０・
・・パリティ予知部、３１０・・・モジュールキャリア
ウト生成部、２１２，２２２゜２６２・・・パリティチ
エッカ、３５０・・・一致チェツカ、４１０，４２０，
４３０，４４０・・加算器モジュール、４５０・・・最
下位キャリ生成部、４０１．。４０．２・・・キャリルックアヘッド拳ジェネレータ。５１０．５１１，５２０，５２１，５６０，５６１・・
・レジスタ、５３０・・・加算器、５３１，６７０・・
・キャリ発生条件検出部、５３２，６８０・・・キャリ
伝播条件検出部１５７１〜５７３，５８１〜５８３．６
７５〜６７７．６８２〜６８４・・・バッファ、５４０
，６６０・・・モジュールキャリイン生成部、５５０・
・・パリティ予知部、５１２，５２２゜５６２・・・パ
リティチエッカ、６１０・・・最下位キャリ生成部、６
２０，６３０・・・モジュールキャリイン生成部、６２
１，６３１・・・加算器ブロック、６４１．６５１・・
・パリティ予知ブロック、６４２゜６５２．６９２，６
９７・・・パリティチエッカ、６６０．６７０・・・モ
ジュールキャリアウト生成部。６６１．６７１・・・一致チェツカ、６９０，６９１゜
６９５　６９６・・し／スタブロック、７１０・・・最
下位キャリ生成部、７２０，７３０・・・モジュールキ
ャリイン生成部、７２１，７３１・・・加算器ブロック
、７４１．７５１・・・パリティ予知ブロック。７４２．７５２，７９２，７９７・・・パリティチエッ
カ、７６０，７７０・・・モジュールキャリアウト生成
部、７６１，７７１・・・一致チェツカ、７９０゜７９
１．７９５，７９６・・・レジスタブロック、８１０・
・・最下位キャリ生成部、８２０，８３０．８４０　８
５０・・・モジュールキャリイン生成部、８２１．８３
１・・・加算器ブロック、８４１，８５１パリテイ予知
ブロツク、８４２，８５２．８６２８６７・・パリティ
チエッカ、８６０，８６５゜８６１．８６６・・・レジ
スタブロック。第４図モジュールキャリインの生成第１３図Ｇ

Claims

【特許請求の範囲】１、複数のモジュールに分割され、桁上げ先見法に基き
、該各々のモジュールからのキャリを生成する為の情報
を、該モジュール間で直接送る形式の加算回路において
、前記情報より、モジュール最下位桁へのキャリインを
生成するキャリイン生成手段と、モジュール最上位桁か
らのキャリアウトを生成するキャリアウト生成手段と、
を前記それぞれのモジュールが有しており、該モジュー
ルの隣り合ったもの同士で、下位側のモジュールにて生
成された前記キャリアウトと上位側のモジュールにて生
成された前記キャリインを比較することにより、前記キ
ャリインの正当性の検査を行うことを特徴とする、加算
回路検査方式。２、複数のモジュールに分割され、桁上げ先見法に基き
、該複数のモジュール最下位桁へのキャリインを生成す
る形式の加算回路において、前記各々のモジュールから
キャリ生成の為の情報を受け、前記複数のモジュール最
下位桁へのキャリインを生成するキャリ先見部を有し、
又、前記各々のモジュールが、前記キャリ先見部からの
キャリインを基にモジュール最上位桁からのキャリアウ
トを生成するキャリアウト生成手段を有しており、該モ
ジュールの隣り合ったもの同士で、下位側のモジュール
にて生成された前記キャリアウトと前記キャリ先見部に
て生成された上位側のモジュールへの前記キャリインを
比較することにより、前記キャリインの正当性の検査を
行うことを特徴とする、加算回路検査方式。