JPH038038B2 - - Google Patents
Info
- Publication number
- JPH038038B2 JPH038038B2 JP55159269A JP15926980A JPH038038B2 JP H038038 B2 JPH038038 B2 JP H038038B2 JP 55159269 A JP55159269 A JP 55159269A JP 15926980 A JP15926980 A JP 15926980A JP H038038 B2 JPH038038 B2 JP H038038B2
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- threshold voltage
- word line
- read
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は、記憶内容の読み出し、および書き
込みに要する時間を短縮した半導体記憶装置に関
する。 近年、半導体記憶装置の動作速度を高速化する
ため、各種の構成および方法が提案されている。
例えば、MOSトランジスタメモリにおいて、読
み出しおよび書き込み動作速度を鈍化させる大き
な原因の一つに、ワード線の信号伝達時間の遅れ
がある。そこで動作速度を上げるために、ワード
線の抵抗値を下げてCR時定数を小さくし、ワー
ド線の信号伝達遅延時間を小さくする方法が用い
られている。すなわち、ワード線に用いる金属材
料の厚さを厚く設定して抵抗値を下げたり、抵抗
値の低いアルミニウム配線を併用するものであ
る。しかし、これらの方法はメモリセルの素子構
造に制限を与えるため、メモリセルの単純化ある
いは微細化には大きな障害となつてしまう。 さらに、メモリに用いられている全てのトラン
ジスタのしきい値電圧の絶対値を小さく設定する
ことによつて、全体的な動作速度を向上させるこ
とが可能である。しかし、全てのトランジスタの
しきい値電圧の絶対値を小さく設定すると、メモ
リ中の周辺回路の動作不安定や誤動作を招きやす
い等の欠点が生じてしまう。 この発明は上記の事情を考慮してなされたもの
で、その目的するところは、メモリセルの構造を
複雑化せずに、読み出しおよび書き込みに要する
時間が短縮でき、回路動作の安定した半導体記憶
装置を提供することである。 以下、この発明の一実施例を図面を参照して説
明する。第１図はダイナミツクRAMを示す図で
ある。すなわちその構成は、水平方向に行デコー
ダ１１からのワード線１２、垂直方向にビツト線
１３が配置され、このビツト線１３と接地点との
間に転送用トランジスタTr1とコンデンサＣが直
列に挿入される。そして前記トランジスタTr1の
ゲートがワード線１２に接続され、行デコーダ１
１の制御信号によつてトランジスタTr1がオン−
オフ制御されて、ビツト線１３に入力された信号
がコンデンサＣに書き込まれる。あるいは、コン
デンサＣからビツト線１３へ読み出される如く構
成されている。 ところで、この発明によるダイナミツクRAM
においては、前記転送用トランジスタTr1とし
て、そのしきい値電圧の絶対値が、同一素子中の
他のエンハンスメント形トランジスタのしきい値
電圧の絶対値より低いトランジスタが設けられ
る。しきい値電圧を変化させるためには、例えば
ボロンのイオン打し込み等によれば良い。このよ
うな構成によれば、素子構造を変えずに読み出し
および書き込みに要する時間が短縮できる。ま
た、しきい値電圧が低く設定されるのは転送用ト
ランジスタのみであるので、回路動作が不安定に
なることはない。 この基本原理をＮチヤネル形MOSトランジス
タの読み出しを例にとり、第２図、第３図を用い
て詳述する。第２図は行デコーダ出力がＬからＨ
に階段状に変化した時点から、その行デコーダ出
力につながるワード線上にある１つのメモリセル
の転送用トランジスタのゲートにかかる電圧の時
間的変化を示す図である。このゲート電圧Ｖ（ｔ）
は次式で与えられる。 ここで、VDDは行デコーダがＨのときの電圧、
Ｃはワード線の電気容量、ρはワード線の膜抵
抗、Ａは所定のメモリセルの行デコーダからの距
離およびワード線の形状で決まる定数である。 転送用トランジスタのしきい値電圧をVTtとす
ると、行デコーダ出力がＬからＨになつた後にメ
モリ内容がビツト線に読み出され始めるまでの時
間Δtは第１式より次式で示すように、 Δt＝AρCln１／１−VTt／VDD となる。従来の転送用トランジスタのしきい値電
圧は、素子中の他のエンハンスメント形トランジ
スタのしきい値電圧VTと同じである。したがつ
て、メモリ内容がビツト線に読み出され始めるま
での時間Δt0は、 Δt0＝AρCln１／１−VT／VDD である。この発明ではVTt＜VTと設定される。そ
こで、ΔtとVTtの関係を図示すると第３図の実線
１４のような曲線となる。 ところで、従来から用いられていた読み出し速
度を上げる方法では、ワード線の膜抵抗ρを小さ
く設定することによつてワード線の信号伝達遅延
を小さくしている。そこで、Δtとρの関係を第
３図に図示すると、破線１５で示す変化となる。 第３図に示すように、ワード線の膜抵抗ρを小
さく設定すると、それに比例して読み出し時間
Δtが短かくできる。しかし、転送用トランジス
タのしきい値電圧VTtを小さく設定すれば、図示
のような線形でしきい値電圧の変化に対する時間
Δtの変化が大きいので、より読み出し時間Δtが
短縮できる。しかも、この発明を実施しながらρ
を小さく設定すれば、より一層読み出し動作の高
速化が可能である。例えば、ワード線抵抗を1/m
に下げ、転送用トランジスタのしきい値電圧を他
のエンハンスメント形トランジスタの1/nに設定
すると、メモリ内容がビツト線に読み出される時
間は、 １／ｍ・ln（１−１／ｎVT／VDD）／ln（１−VT／VDD） の比で小さくできる。 なお、上述の説明ではＮチヤネル形MOSトラ
ンジスタの読み出しを例にしたが、書き込みも同
様なのはいうまでもなく、また、Ｐチヤネル形
MOSトランジスタについても同様に説明できる。 以下、この発明の効果の一例を示す。ダイナミ
ツクRAMにおいて、電源電圧が５で全てのエ
ンハンスメント形トランジスタのしきい値電圧を
1VとしたＮチヤネル構成の場合、アクセスタイ
ムが約200nsであつた。そこでこの発明を適用し
て、転送用トランジスタだけのしきい値電圧を
0.5に設定すると、アクセスタイムが約150nsと
なり読み出し速度が改善された。また、書き込み
時間は約30ns短縮された。 なお、この発明は上述した実施例に限定される
ものではなく、スタテイツクRAMに適用しても
良い。すなわちその構成は、第４図に示すように
水平方向に行デコーダ１１からのワード線１２、
垂直方向にビツト線１３，１３′が配置される。
そして、このビツト線１３とビツト線１３′との
間にトランジスタTr2およびフリツプフロツプ１
６、トランジスタTr2′が連続挿入される。さら
に、前記ワード線１２に前記トランジスタTr2，
Tr2′のゲートが接続され、行デコーダ１１の制御
信号によりトランジスタTr2，Tr2′がオン−オフ
制御されて、ビツト線１３，１３′からの信号が
フリツプフロツプ１６に書き込まれる。あるい
は、フリツプフロツプ１６から読み出される如く
構成されている。 ところで、この発明によるスタテイツクRAM
においては、前記転送用トランジスタTr2，
Tr2′として、同一素子中の他のエンハンスメント
形トランジスタのしきい値電圧の絶対値より、低
いしきい値電圧の絶対値を有するトランジスタが
設けられるものである。 上述した構成にすることにより、スタテイツク
RAMにおいても、実施例で説明したダイナミツ
クRAMと同様の原理で、読み出しおよび書き込
み時間が短縮できる。この発明の効果の一例を実
施例と同一条件で示す。すなわち、電源電圧が５
、しきい値電圧を１としたＮチヤネル構成の
場合、アクセスタイムは約150nsであつた。そこ
でこの発明を適用して、転送用トランジスタだけ
のしいい値電圧を0.5に設定すると、アクセス
タイムは約110nsとなり読み出し速度が改善され
た。また、書き込み時間は約30ns短縮された。 以上説明したようにこの発明によれば、素子構
造に制限を与えることなく、読み出しおよび書き
込み時間が短縮でき、回路動作の安定した半導体
記憶装置が得られる。
込みに要する時間を短縮した半導体記憶装置に関
する。 近年、半導体記憶装置の動作速度を高速化する
ため、各種の構成および方法が提案されている。
例えば、MOSトランジスタメモリにおいて、読
み出しおよび書き込み動作速度を鈍化させる大き
な原因の一つに、ワード線の信号伝達時間の遅れ
がある。そこで動作速度を上げるために、ワード
線の抵抗値を下げてCR時定数を小さくし、ワー
ド線の信号伝達遅延時間を小さくする方法が用い
られている。すなわち、ワード線に用いる金属材
料の厚さを厚く設定して抵抗値を下げたり、抵抗
値の低いアルミニウム配線を併用するものであ
る。しかし、これらの方法はメモリセルの素子構
造に制限を与えるため、メモリセルの単純化ある
いは微細化には大きな障害となつてしまう。 さらに、メモリに用いられている全てのトラン
ジスタのしきい値電圧の絶対値を小さく設定する
ことによつて、全体的な動作速度を向上させるこ
とが可能である。しかし、全てのトランジスタの
しきい値電圧の絶対値を小さく設定すると、メモ
リ中の周辺回路の動作不安定や誤動作を招きやす
い等の欠点が生じてしまう。 この発明は上記の事情を考慮してなされたもの
で、その目的するところは、メモリセルの構造を
複雑化せずに、読み出しおよび書き込みに要する
時間が短縮でき、回路動作の安定した半導体記憶
装置を提供することである。 以下、この発明の一実施例を図面を参照して説
明する。第１図はダイナミツクRAMを示す図で
ある。すなわちその構成は、水平方向に行デコー
ダ１１からのワード線１２、垂直方向にビツト線
１３が配置され、このビツト線１３と接地点との
間に転送用トランジスタTr1とコンデンサＣが直
列に挿入される。そして前記トランジスタTr1の
ゲートがワード線１２に接続され、行デコーダ１
１の制御信号によつてトランジスタTr1がオン−
オフ制御されて、ビツト線１３に入力された信号
がコンデンサＣに書き込まれる。あるいは、コン
デンサＣからビツト線１３へ読み出される如く構
成されている。 ところで、この発明によるダイナミツクRAM
においては、前記転送用トランジスタTr1とし
て、そのしきい値電圧の絶対値が、同一素子中の
他のエンハンスメント形トランジスタのしきい値
電圧の絶対値より低いトランジスタが設けられ
る。しきい値電圧を変化させるためには、例えば
ボロンのイオン打し込み等によれば良い。このよ
うな構成によれば、素子構造を変えずに読み出し
および書き込みに要する時間が短縮できる。ま
た、しきい値電圧が低く設定されるのは転送用ト
ランジスタのみであるので、回路動作が不安定に
なることはない。 この基本原理をＮチヤネル形MOSトランジス
タの読み出しを例にとり、第２図、第３図を用い
て詳述する。第２図は行デコーダ出力がＬからＨ
に階段状に変化した時点から、その行デコーダ出
力につながるワード線上にある１つのメモリセル
の転送用トランジスタのゲートにかかる電圧の時
間的変化を示す図である。このゲート電圧Ｖ（ｔ）
は次式で与えられる。 ここで、VDDは行デコーダがＨのときの電圧、
Ｃはワード線の電気容量、ρはワード線の膜抵
抗、Ａは所定のメモリセルの行デコーダからの距
離およびワード線の形状で決まる定数である。 転送用トランジスタのしきい値電圧をVTtとす
ると、行デコーダ出力がＬからＨになつた後にメ
モリ内容がビツト線に読み出され始めるまでの時
間Δtは第１式より次式で示すように、 Δt＝AρCln１／１−VTt／VDD となる。従来の転送用トランジスタのしきい値電
圧は、素子中の他のエンハンスメント形トランジ
スタのしきい値電圧VTと同じである。したがつ
て、メモリ内容がビツト線に読み出され始めるま
での時間Δt0は、 Δt0＝AρCln１／１−VT／VDD である。この発明ではVTt＜VTと設定される。そ
こで、ΔtとVTtの関係を図示すると第３図の実線
１４のような曲線となる。 ところで、従来から用いられていた読み出し速
度を上げる方法では、ワード線の膜抵抗ρを小さ
く設定することによつてワード線の信号伝達遅延
を小さくしている。そこで、Δtとρの関係を第
３図に図示すると、破線１５で示す変化となる。 第３図に示すように、ワード線の膜抵抗ρを小
さく設定すると、それに比例して読み出し時間
Δtが短かくできる。しかし、転送用トランジス
タのしきい値電圧VTtを小さく設定すれば、図示
のような線形でしきい値電圧の変化に対する時間
Δtの変化が大きいので、より読み出し時間Δtが
短縮できる。しかも、この発明を実施しながらρ
を小さく設定すれば、より一層読み出し動作の高
速化が可能である。例えば、ワード線抵抗を1/m
に下げ、転送用トランジスタのしきい値電圧を他
のエンハンスメント形トランジスタの1/nに設定
すると、メモリ内容がビツト線に読み出される時
間は、 １／ｍ・ln（１−１／ｎVT／VDD）／ln（１−VT／VDD） の比で小さくできる。 なお、上述の説明ではＮチヤネル形MOSトラ
ンジスタの読み出しを例にしたが、書き込みも同
様なのはいうまでもなく、また、Ｐチヤネル形
MOSトランジスタについても同様に説明できる。 以下、この発明の効果の一例を示す。ダイナミ
ツクRAMにおいて、電源電圧が５で全てのエ
ンハンスメント形トランジスタのしきい値電圧を
1VとしたＮチヤネル構成の場合、アクセスタイ
ムが約200nsであつた。そこでこの発明を適用し
て、転送用トランジスタだけのしきい値電圧を
0.5に設定すると、アクセスタイムが約150nsと
なり読み出し速度が改善された。また、書き込み
時間は約30ns短縮された。 なお、この発明は上述した実施例に限定される
ものではなく、スタテイツクRAMに適用しても
良い。すなわちその構成は、第４図に示すように
水平方向に行デコーダ１１からのワード線１２、
垂直方向にビツト線１３，１３′が配置される。
そして、このビツト線１３とビツト線１３′との
間にトランジスタTr2およびフリツプフロツプ１
６、トランジスタTr2′が連続挿入される。さら
に、前記ワード線１２に前記トランジスタTr2，
Tr2′のゲートが接続され、行デコーダ１１の制御
信号によりトランジスタTr2，Tr2′がオン−オフ
制御されて、ビツト線１３，１３′からの信号が
フリツプフロツプ１６に書き込まれる。あるい
は、フリツプフロツプ１６から読み出される如く
構成されている。 ところで、この発明によるスタテイツクRAM
においては、前記転送用トランジスタTr2，
Tr2′として、同一素子中の他のエンハンスメント
形トランジスタのしきい値電圧の絶対値より、低
いしきい値電圧の絶対値を有するトランジスタが
設けられるものである。 上述した構成にすることにより、スタテイツク
RAMにおいても、実施例で説明したダイナミツ
クRAMと同様の原理で、読み出しおよび書き込
み時間が短縮できる。この発明の効果の一例を実
施例と同一条件で示す。すなわち、電源電圧が５
、しきい値電圧を１としたＮチヤネル構成の
場合、アクセスタイムは約150nsであつた。そこ
でこの発明を適用して、転送用トランジスタだけ
のしいい値電圧を0.5に設定すると、アクセス
タイムは約110nsとなり読み出し速度が改善され
た。また、書き込み時間は約30ns短縮された。 以上説明したようにこの発明によれば、素子構
造に制限を与えることなく、読み出しおよび書き
込み時間が短縮でき、回路動作の安定した半導体
記憶装置が得られる。
第１図はこの発明の一実施例に係る半導体記憶
装置を示す図、第２図、第３図はこの発明の原理
を説明するための特性図、第４図は他の実施例を
示す図である。 Tr1，Tr2，Tr2′…トランジスタ、Ｃ…コンデ
ンサ。
装置を示す図、第２図、第３図はこの発明の原理
を説明するための特性図、第４図は他の実施例を
示す図である。 Tr1，Tr2，Tr2′…トランジスタ、Ｃ…コンデ
ンサ。
Claims (1)
- １ 記憶用のフリツプフロツプと、このフリツプ
フロツプの各記憶ノードと一対のビツト線間にそ
れぞれ接続され、ワード線の電位で導通制御され
る一対の転送用トランジスタとを備えたスタテイ
ツク形の半導体記憶装置において、上記一対の転
送用トランジスタとして、チヤネル領域に不純物
をイオン注入することにより、しきい値電圧の絶
対値を同一素子中の他のエンハンスメント形トラ
ンジスタより低く設定したトランジスタを設け、
データの読み出しおよび書き込みに要する時間を
短くするように構成したことを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55159269A JPS5782289A (en) | 1980-11-12 | 1980-11-12 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55159269A JPS5782289A (en) | 1980-11-12 | 1980-11-12 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5782289A JPS5782289A (en) | 1982-05-22 |
| JPH038038B2 true JPH038038B2 (ja) | 1991-02-05 |
Family
ID=15690074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55159269A Granted JPS5782289A (en) | 1980-11-12 | 1980-11-12 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5782289A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58108093A (ja) * | 1981-12-21 | 1983-06-28 | Nippon Telegr & Teleph Corp <Ntt> | メモリセル |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5649395B2 (ja) * | 1973-12-26 | 1981-11-21 | ||
| JPS5429553A (en) * | 1977-08-10 | 1979-03-05 | Hitachi Ltd | Mis type semiconductor integrated circuit device |
| JPS5460873A (en) * | 1977-10-24 | 1979-05-16 | Nec Corp | Semiconductor integrated circuit device |
| JPS5548894A (en) * | 1978-09-29 | 1980-04-08 | Nec Corp | Memory circuit |
-
1980
- 1980-11-12 JP JP55159269A patent/JPS5782289A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5782289A (en) | 1982-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0166540A2 (en) | A semiconductor memory device | |
| US4535255A (en) | Positive feedback amplifier circuitry | |
| JPS6146977B2 (ja) | ||
| KR890003373B1 (ko) | 씨모오스 반도체 메모리 장치의 입출력 회로 | |
| JPH02185793A (ja) | 半導体記憶装置 | |
| US4467456A (en) | Memory circuit | |
| US4792927A (en) | Semiconductor memory device with bit line sense amplifiers | |
| EP0262531B1 (en) | Semiconductor memory device having data bus reset circuit | |
| JPH038038B2 (ja) | ||
| JPS6394499A (ja) | 半導体記憶装置 | |
| US4931992A (en) | Semiconductor memory having barrier transistors connected between sense and restore circuits | |
| EP0061271A1 (en) | MOS dynamic memory device | |
| US5079745A (en) | Sense amplifier capable of high speed operation | |
| JPH0660665A (ja) | 半導体スタティックｒａｍのビット線負荷回路 | |
| JPS63281295A (ja) | ダイナミツクｒａｍ | |
| JPS5856194B2 (ja) | 半導体記憶装置 | |
| JPS6131554B2 (ja) | ||
| JPH02154393A (ja) | 半導体記憶回路 | |
| JPS6218999B2 (ja) | ||
| JPH0146956B2 (ja) | ||
| JPH0415558B2 (ja) | ||
| EP0090591A2 (en) | Semiconductor memory device | |
| JPH06203570A (ja) | 半導体記憶装置 | |
| JPH06150656A (ja) | 半導体記憶装置 | |
| JPH05210968A (ja) | データ伝送回路 |