JPH0380620A

JPH0380620A - 周期比較回路及び位相比較回路

Info

Publication number: JPH0380620A
Application number: JP2055693A
Authority: JP
Inventors: Takushi Nakano; 中野　琢司
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-04-28
Filing date: 1990-03-07
Publication date: 1991-04-05
Anticipated expiration: 2013-05-28
Also published as: JP2760126B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は２つの入力パルス列信号間の周期及び位相を比
較し、その周期差及び位相差を検出する周期比較回路及
び位相比較回路に係り、特にループフィルタを含まない
位相同期回路をｔｌｌＩ戒する場合に必要となる周期比
較回路及び位相比較回路に関する。

（発明の背景）周知のように、従来の位相同期回路（ＰＬＬ：Ｐｈａｓ
ｅ　ＬｏｃＫ　Ｌｏｏｐ）は、所定の応答・同期性能を
得るためにループフィルタ（ＬＰＦ）を含むことが不可
欠とされているが、信頼性や安定性の向上を図るために
ＰＬＬをディジタル化する場合、このＬＰＦの機能はア
ナログ回路の場合のような簡便な回路構成によっては実
現できない。

そこで、本出願人は、第９図に示す如きＰＬＬを開発し
先に出願したく未公開）、このＰＬＬは、第９図に示す
ように、■→■→■→■→■→■の主閉ループに■→■
→■→［株］→■の開閉ループを並設し、従来必要とさ
れていたループフィルタ（ＬＰＦ）を実体として含まな
い構成としたものである。

ここに、■は入力信号（連続値とする）の位相θ＋（１
）と出力信号の位相θ。（１）との位相比較を行う比較
器、■はその位相比較特性であって、全体として位相差
検出手段を構成する。■は主閉ループに含まれるループ
ゲイン（Ｋδ〉、■は検出した位相差に開閉ループで生
成した周期（周期比較信号）ω、（１）を加えて■の発
振周期を制御する制御信号を出力する加算手段、■は入
力された制御量に比例した周期で発振動作をする発振手
段である。

また、■は入力信号の位相θ＋（１）を微分して入力信
号の周期ω１（ｔ）を検出する微分器、■は入力信号の
周期の＋（１）と周期比較信号ω。（１）との周期比較
を行う比較器、■は周期比較特性であり、全体として周
期差検出手段を構成する。

■は開閉ループに含まれるループゲイン（Ｋ　ａ、［株
］は入力された周期差を積分し周期ω。（１）の周期比
較信号を形成する周期比較信号発生手段である。

以上の構成において、開閉ループでは、微分器■の出力
ω１（ｔ〉はω＋（１）＝θ１（ｔ）とすると、（１）
、（Ｓ）　＝ｓθ＋（ｓ）　　　　　　　　　　　　　
（１）と表せるから、周期比較信号発生手段［株］の出
力ω、＜１）は、 ω。（ｓ）＝（ω、（Ｓ）−ω。（ｓ）ｌＫａ・上（２
）と表せる。すると、主閉ループで生成される出力信号の
位相θ。（１）は、 θ。（ｓ）＝（（θ （ｓ） θ。（ｓ　））Ｋβ＋ω。（Ｓ）］上（３）と表せる。

従って、式（）（２）（を整理すると、（Ｋ、ｓ＋ＫＢｓ＋ＫａＫ、ｇ）θ＋（ｓ）＝　（ｓ２
＋に、ｓ＋にβｓ＋にαにβ〉θ。（ｓ）（４）となり、伝達関数Ｈ（）は、（５〉となる。

ところで、従来のループフィルタ（ＬＰＦ）を含むＰＬＬの伝達関数Ｈ（）は、周知のように、と表せるが、ループフィルタが完全積分型能動フィルタでその伝達関数Ｆ（）が、である場合の式（６）は前記式（）と同形式となる。このことは、この第９図に示すＰＬＬがループフ
ィルタを含む従来の２次ループＰＬＬと同等に機能する
ことを示すものである。

以上要するに、第９図に示すＰＬＬは、開閉ループで生
成される入力信号の周期と同期した周期を、主閉ループ
で生成される入力信号の位相に同期した位相で発振する
発振手段■の自走発振周期となるようにしたものであり
、ループフィルタを実体として含まない簡素な回路構成
でかつ設計容易なディジタル化位相同期回路を実現しよ
うとするものである。

（発明が解決しようとする課題）ところで、第９図に示す如きＰＬＬを実現する場合、周
期差検出手段及び位相差検出手段をどのように構成、す
るかが問題となる。

即ち、２入力の周期や入力時刻を独立に計測した後、演
算的に処理することにすると、演算処理を含むため回路
規模が大きくなり、また高速化に適さない、特に、位相
同期回路においては出力と入力との相対的な周期差や位
相差が検出できればよく、入力の周期自体や入力時刻自
体を計測することは不要であるので簡素な構成が望まれ
る。

本発明は、このような問題に鑑みなされたもので、その
目的は、簡素な回路構成で２入力の周期差検出及び位相
差検出を高速になし得る周期比較回路及び位相比較回路
を提供することにある。

〈課題を解決するための手段）前記の目的を達成するために、本発明の周期比較回路及
び位相比較回路は次の如き構成を有する。

即ち、第１発明の周期比較回路は、所定周期の第１入力
パルス列信号と、この第１入力パルス列信号の周期より
も短い所定周期の第２入力パルス列信号との間の周期を
比較し、その周期差を検出する周期比較回路であって：
　この周期比較回路は、前記第１入力パルス列信号の各
パルスの入力に応答して所定値にセットされ、各パルス
の入力期間内前記第２入力パルス列信号に従ってその所
定値からの歩進動作を行うカウンタと；　前記カウンタ
が並列出力するカウント値であって前記所定値にセット
され゛る前のカウント値を前記第１入力パルス列信号の
各パルスの入力に応答して保持出力するレジスタと；　
前記レジスタの並列出力信号を直列信号へ変換する並直
列変換器と；　を備えたことを特徴とするものである。

第２発明の周期比較回路は、所定周期の第１入力パルス
列信号と、この第１入力パルス列信号の周期よりも短い
所定周期の第２入力パルス列信号との間の周期を比較し
、その周期差を検出する周期比較回路であって；　この
周期比較回路は、前記第１入力パルス列信号の各パルス
の入力に応答して第１設定信号と第２設定信号とをこの
順序で形成出力する設定信号発生回路と；　前記第２設
定信号を受けて初期値が設定され、その初期値がらのア
ップカウント動作またはダウンカウント動作のいずれか
一方のカウント動作を前記第２入力パルス列信号に従っ
て行う第１バイナリカウンタと；　前記第１設定信号を
受けて前記第１バイナリカウンタの並列出力の全部また
は一部が初期値として設定されるとともに、その初期値
の内容によってアップカウントとダウンカウントのカウ
ント方向が自動的に設定され、固定周期の第３入力パル
ス列信号に従って初期値が零となるまで前記設定された
カウント方向へのカウント動作を行う第２バイナリカウ
ンタと；　を備えたことを特徴とするものである。

第３発明の位相比較回路は、所定周期の第１入力パルス
列信号の位相と、この第１入力パルス列信号の周期より
も短い所定周期の第２入力パルス列信号の位相とを比較
し、その位相差を検出する位相比較回路であって；　こ
の位相比較回路は、前記第２入力パルス列信号に従って
歩進動作をするカウンタと；　前記カウンタが並列出力
するカウント値を前記第１入力パルス列信号の各パルス
列に応答して保持出力するレジスタと；　前記レジスタ
の並列出力信号を直列信号へ変換する並直列変換器と；
　を備えたことを特徴とするものである。

また、第４発明の位相比較回路は、所定周期の第１入力
パルス列信号の位相と、この第１入力パルス列信号の周
期よりも短い所定周期の第２入力パルス列信号の位相と
を比較し、その位相差を検出する位相比較回路であって
；　この位相比較回路は、前記第１入力パルス列信号の
各パルスの入力に応答して設定信号を形成出力する設定
信号発生回路と；　所定の初期値がらのアップカウント
動作またはダウンカウント動作のいずれが一方のカウン
ト動作を前記第２入力パルス列信号に従って行う第１バ
イナリカウンタと；　前記設定信号を受けて前記第１バ
イナリカウンタの並列出力の全部または一部が初期値と
して設定されるとともに、その初期値の内容によってア
ップカウントとダウンカウントのカウント方向が自動的
に設定され、固定周期の第３入力パルス列信号に従って
初期値が零となるまで前記設定されたカウント方向への
カウント動作を行う第２バイナリカウンタと；　を備え
たことを特徴とするものである。

（作　用）次に、前記の如く設定される本発明の周期比較回路及び
位相比較回路の作用を説明する。

まず、第１発明の周期比較回路では、カウンタは第１入
力パルス列信号の各パルスの入力に応答して所定値にセ
ットされる。即ち、周期が検出される。そして、各パル
スの入力期間内第２入力パルス列信号に従ってその所定
値からの歩進動作を行う、その結果、第１入力パルス列
信号の１周期の期間内における当該カウンタのカウント
値は再入力パルス列信号間の周期差に関する情報を与え
ることになる。そこで、カウンタが前記所定値にセット
される前のカウント値を第１入力パルス列信号によって
レジスタに取り込み、それを直列信号として取り出すよ
うにしである。

この第１発明の周期比較回路は、具体的には例えば第２
発明の周期比較回路のように構成でき、この第２発明の
作用は次の通りである。

第１入力パルス列信号の周期と第２入力パルス列信号の
周期とは相互に関連性を持つことは必要でないが、理解
を容易にするため第２入力パルス列信号は第１入力パル
ス列信号の周期の　１／２Ｎの周期であるとする。また
、第１バイナリカウンタは初期値として“０”が設定さ
れるアップカウンタであるとする。

第１バイナリカウンタは第１入力パルス列信号の１パル
スの入力に応答して初期値゛°０”が設定され、次の第
１入力パルス列信号の１パルスが入力するまでアップカ
ウント動作をする。すると、第１入力パルス列信号と第
２入力パルス列信号が正しく前記周期関係を保持してい
る場合には、第１入力パルス列信号の次の１パルスの入
力時における第１バイナリカウンタのカウント値（並列
出力値）はＮビットまで全て零となっているはずである
。また、例えば第１入力パルス列信号の周期が長い方へ
変化している場合には、第１バイナリカウンタは第１入
力パルス列信号の周期内でＮビットを越えてカウント動
作を継続することになり、第１入力パルス列信号の１パ
ルスの入力時の第１バイーナリカウンタの並列出力値は
、例えばＮ＋１ビツト目が“１”になっているはずであ
る、逆に、第１入力パルス列信号の周期が短い方へ変化
している場合には、第１バイナリカウンタがＮビットま
でのカウント動作を終了する以前に第１入力パルス列信
号の次の１入力パルスが入力するから、第１バイナリカ
ウンタのＮビットまでの並列出力値は零ではないある値
を示しているはずである。

つまり、第１入力パルス列信号の１パルスの入力時にお
ける第１バイナリカウンタの並列出力値は再入力パルス
列信号間の周期差を示すのであり、この並列出力値の例
えば全部が第２バイナリカウンタに初期設定される。同
時に、第２バイナリカウンタでは、設定された初期値の
内容に応じてカウント方向が設定される。前記例で言え
ば設定された初期値のＮ＋１ビツト目が′１”のときは
ダウンカウント動作をすべく設定され、この初期値が零
となるまで第３パルス列信号に従ってダウンカウント動
作を行うのである。

斯くして、第２バイナリカウンタの初期値が零となるま
でに用いられた第３パルス列信号のパルス数が周期差を
与えることとなり、そのときのカウント方向が両入力パ
ルス列信号の周期の大小関係、つまり検出した周期差の
正負を示す極性符号を与えることとなる。

次に、第３発明の位相比較回路では、カウンタは第２入
力パルス列信号に従って任意の初期値から歩進動作を行
う、そして、第１入力パルス列の各パルスの入力タイミ
ングでカウンタのカウント値をレジスタに取り込む、す
ると、レジスタの内容は両人カバルス列信号間の位相差
に関する情報を与えるから、それを直列信号として取り
出すようにしである。

この第３発明の位相比較回路は、具体的には例えば第４
発明の位相比較回路のように構成でき、この第４発明の
作用は次の通りである。

第１入力パルス列信号の位相と第２入力パルス列信号の
位相とは相互に関連性を持つことは必要でないが、理解
を容易にするため第２入力パルス列信号は第、１入力パ
ルス列信号を２Ｎ逓倍したパルス列であるとする。また
、第１バイナリカウンタは第２入力パルス列信号に従っ
てアップカウント動作をするとする。

第１バイナリカウンタのカウント値が第２パルス列信号
の位相値と一致しており、かつ、第１入力パルス列信号
と第２入力パルス列信号が正しく前記位相関係を保持し
ている場合には、第１入力パルス列信号の次の１パルス
の入力時における第１バイナリカウンタのカウント値（
並列出力値）はＮビットまで全て零となっているはずで
ある。

また、例えば第１入力パルス列信号の位相が遅れている
場合には、第１バイナリカウンタは第１入力パルス列信
号の次の１パルスが入力するまでにＮビットを越えてカ
ウント動作を継続することになり、第１入力パルス列信
号の１パルスの入力時の第１バイナリカウンタの並列出
力値は、例えばＮビット目が“０パになっているはずで
ある。逆に、第１パルス列信号の位相が進んでいる場合
には、第１バイナリカウンタがＮビットまでのカウント
動作を終了する以前に第１入力パルス列信号の次の１パ
ルスが入力するから、第１バイナリカウンタのＮビット
までの並列出力値は零ではないある値を示しているはず
である。

つまり、第１入力パルス列信号の１パルスの入力時にお
ける第１バイナリカウンタの並列出力値は両入力パルス
列信号間の位相差を示すのであり、この並列出力値の例
えば全部が第２バイナリカウンタに初期設定される。同
時に、第２バイナリカウンタでは、設定された初期値の
内容に応じてカウント方向が設定される。前記例で言え
ば設定された初期値のＮビット目が“′Ｏ”のときはダ
ウンカウント動作をすべく設定され、この初期値が零と
なるまで第３パルス列信号に従ってダウンカウント動作
を行うのである。

斯くして、第２バイナリカウンタの初期値が零となるま
でに用いられた第３パルス列信号のパルス数が位相差を
与えることとなり、そのときのカウント方向が再入力パ
ルス列信号の位相関係、つまり検出した位相差の正負（
位相の進遅）を示す極性符号を、与えることとなる。

以上説明したように、本発明の周期比較回路及び位相比
較回路によれば、第１及び第３の発明のように基本的に
はカウンタとレジスタ及び並直列変換器という簡素な回
路構成で２入力の周期差検出及び位相差検出を高速にな
し得る。そして、より具体化した第２発明の周期比較回
路によれば、第１入力パルス列信号の入力時に、まず第
２バイナリカウンタに第１バイナリカウンタの並列出力
値の全部又は一部を初期設定し、次いで第１バイナリカ
ウンタを初期設定することを第１入力パルス列信号の各
パルスの入力の毎に行うようにしたので、また第４発明
の位相比較回路によれば、第１入力パルス列信号の入力
時に、第２バイナリカウンタに第１バイナリカウンタの
並列出力値の全部又は一部を初期設定することを第１入
力パルス列信号の各パルスの入力の毎に行うようにした
ので、第２バイナリカウンタから第１入力パルス列信号
と第２入力パルス列信号間の周期差及び位相差とその極
性を得ることができる。

斯くして、本発明によれば、ループフィルタを実体とし
て含まない位相同期回路を構成し複雑化させることなく
実現できる効果がある。

（実　施　例）以下、本発明の実施例を図面を参照して説明する。

第１図は、本発明の周期比較回路（周期比較器）及び位
相比較回路（位相比較器）を用いた位相同期回路を示す
、これは第９図に示す位相同期回路をディジタル論理回
路でｉ戒してものである。

第１図において、■は本発明の周期比較回路たる周期比
較器、■はα倍器、■はアップダウンカウンタ、■は設
定値変換器、■は分周器、［相］は本発明の位相比較回
路たる位相比較器、Ｏはβ倍器、■はアップダウンカウ
ンタ、■はディジタル制御発振器、［相］は分周器、０
は固定クロック発生器である。

ここに、周期比較器■は、第１発明では例えば第２図に
示すように、カウンタ（ａ）とレジスタ（ｂ）と並直列
変換器（ｃ）とで構成され、これを具体化し、た第２発
明では例えば第５図に示すように構成される。また、位
相比較器［株］は、第３発明では例えば第３図に示すよ
うに、カウンタ（ｄ）とレジスタ（ｅ）と並直列変換器
（ｇ）とで構成され、これを具体化した第４発明では例
えば第７図に示すように構成される。第５図及び第７図
に示すものは後述するとして、以下、第１図乃至第３図
を参照してこの位相同期回路の動作を第９図と関連付け
て説明する。

入力信号（第１入力パルス列信号）は時刻Ｘ＋（ｉ＝ｏ
、１．２．・・・）で生起するパルスのパルス列からな
り、その周期ＸＩは、Ｘ＋　＝Ｘ＋　Ｘ＋−１（８）となる。この入力パルス列は周期比較器■の一方の入力
と位相比較器［株］の一方の入力とにそれぞれ印加され
る。そして、周期比較器■の他方の入力には設定値変換
器［相］の出力が分周器■（この分周器■の出力が第２
入力パルス列信号である〉を介して供給され、また位相
比較器［相］の他方の入力にはディジタル制御発振器０
の出力が分周器［相］（この分周器［相］の出力が第２
入力パルス列信号である〉を介して供給される。

設定値変換器０とディジタル制御発振器０は例えばレー
トマルチプライヤからなり、このレートマルチプライヤ
には固定クロック発生器Ｏが発生するｍ＝定周波数ｆ（
Ｈｚ）のクロックが動作クロックとして供給される０周
知のように、レートマルチプライヤは、入力クロックの
周波数をｆ（Ｈ２）。

出力クロックの周波数をｆ’（Ｈｚ）、レート入力のビ
ット数をｎ、設定値をＡ（１０進数）とすると、ｆ’＝
五・ｆ−−−−−−・−−−−・−・−−・−（９）２
゜となり、出力クロックの周波数ｆ′が設定値Ａに応じて
変化するものである。このとき、出力クロックのパルス
間隔は等間隔とはならないので、分周器■、同［相］を
設け、周期比較器■と位相比較器［株］とには等間隔な
比較パルスが供給されるようにしである。ここに、設定
値Ａは、設定値変換器Ｏではアップダウンカウンタ■の
出力（Ａ＋）であり、またディジタル制御発振器■では
アップダウンカウンタ■の出力（Ｂ＋）である。

まず、周期比較器■の後段からこれを一巡するループで
は次の動作を行う。入力パルス列が例えば正極性のもの
だとすると、周期比較器■では、カウンタ（ａ）は各パ
ルスの後縁で″Ｏ″にセットされ（即ち微分動作をして
周期を検出し）、その後次のパルスが入力するまでの期
間（即ち周期ＸＩの期間）、分周器■の出力パルス列を
クロックとして歩進動作をし、そのカウント値をレジス
タ（ｂ）へ並列出力する。ここに、分周器■の出力パル
ス列の周期ｙ１は、分周比をＮ、設定値変換器■の入力
クロックの周期をτ（τ＝１／ｆ）とすると、ｙ、＝Ａ、・Ｎ・τ　　　　　　　　　　　　（１０）
である、また、レジスタ（ｂ）は入力パルス列の各パル
スの前縁でカウンタ（ａ）の並列出力値（これは周期差
Ｘ＋Ｖ＋を示すディジタル量である）をラッチしく即ち
周期差を検出し）、それを並直列変換器（ｃ）へ保持出
力する。その結果、並直列変換器（ｃ）からα倍器＠へ
周期差ＸＩ３’＋　　（つまり、極性も含む周期差であ
る）を示す直列ディジタル信号が出力される。

α倍器＠では、入力した周期差ＸＩ−ｙｌを示す直列デ
ィジタル信号をα（０くα≦１）倍した所定パルス数か
らなる信号α（ＸＩ−ｙ＋）を形成し、それをアップダ
ウンカウンタ■へ出力する。

アップダウンカウンタ■では、入力した信号α（ｘ＋　
　ｙ＋）の内容が３’＋＞ＸＩのときはアップカウント
動作をし、また３’＋　＜ｘ、のときはダウンカウント
動作をし、積分値であるカウント値Ａ（０＜ＡＩ≦１）
を設定値変換器０のレート入力へ出力するとともに、ア
ップダウンカウンタ［相］のセット入力ＳＥＴへ出力す
る。ここに、レート入力Ａ１は設定値変換器■の出力ク
ロックの周期を制御するディジタル量であるが、設定値
変換器［相］では入力と出力間で情報が変化しているの
ではなく、アップダウンカウンタ■の出力である「周期
を比較するための信号（周期比較信号）」が並列信号で
あるので、これを周期比較器■での周期比較に都合の良
い直列信号に変換しているのである。

即ち、アップダウンカウンタ０は周期比較信号発生手段
を構成しているのである。なお、レート入力Ａ１は、Ａ＋　＝Ａ＋−ｔ＋α（ＸＩ　３’ｌ）　　　　　　　
　、（１１）である。

このようにして、設定値変換器Ｏはレート入力Ａ１の値
に応じた割合でその入力クロックの周波数を減じたクロ
ックを出力し、この出力クロックをＮ分周した周期ｙＩ
のパルス列と周期Ｘ、の入力パルス列との周期を比較し
、周期差Ｘ＋　　’Ｊに追従して設定値変換器Ｏのレー
ト入力ＡＩを制御することにより、周期ｙＩを周期ｘ、
に収束させるのである。

次いで、位相比較器■後段からこれを一巡するループで
は次の動作を行う０位相比較器［相］では、カウンタ（
ｄ）は分周器［相］の出力パルス列をクロックとして歩
進動作をし、値”　ｏ　”から所定値までを繰り返し計
数する巡回カウンタであり、そのカウント値はレジスタ
（ｅ）へ並列出力される。

ここに、分周器［相］の出力パルス列は、分周比をＮ、
ディジタル制御発振器［相］の入力クロックの周期をτ
（τ＝１／ｆ＞とすると、その周期ｚ１が、Ｚｌ　＝Ｂ
１−Ｎ・ｔ：　　　　　　　　　　　　（１２）であり
、また位相Ｚ１が、Ｚ＋＝ΣＺＫ　　　　　　　　　　　　　　（１３）−
１である、従って、周期ｚ、は、Ｚｌ　＝＝Ｚ＋　　Ｚｌ−ｔ　　　　　　　　　　　　
　　　　　（１４）となる、レジスタ（ｅ）は入力パル
ス列の各パルスの入力に応答してカウンタ（ｄ）が並列
出力するカウント値をラッチし、それを並直列変換器（
ｇ）へ出力する０例えば、カウンタ（ｄ）が値“Ｏ”か
ら値”Ｍ”まで繰り返し計数するものとし、カウンタ（
ｄ）が値“Ｍ”をカウント出力するときの分周器［相］
の出力パルス列の該当パルスの時刻（即ち位相〉をＺ＋
＋Ｚ　、＋、、Ｚ　ｌ＋２＋・・・とし、これらは入力
パルス列の生起時刻（即ち位相）ＸＸ　１＋１．Ｘ　ｌ
＋２＋・・・の対応するものと同相であるとすれば、レ
ジスタ（ｅ）のラッチ出力の内容が値“Ｍ”であるとき
は位相差″″０”を意味し、ラッチ出力の内容が値“Ｍ
”の前後の所定値であるときはそれは、所定の位相差Ｘ
＋Ｚｌを示すディジタル量であるということになる。こ
の位相差ＸＺ＋を示す並列ディジタル信号は並直列変換
器（ｇ）で直列ディジタル信号へ変換され、さらにβ倍
器Ｏでβ〈０くβ≦１〉倍され所定パルス数からなる信
号β（ＸＩ　　Ｚｌ）となりアップダウンカウンタ■へ
入力する。

アップダウンカウンタ■は、セット入力ＳＥＴに印加さ
れる設定値Ａ１をセットするとともに、入力された信号
β（Ｘ＋　　Ｚｔ）の内容が位相Ｚの位相ＸＩに対する
遅相を示すときは設定値ＡＩ（Ａ　ｒ＝　Ａ　＋−１＋
　ａ　（ｘ　Ｉ３’　＋））からアップカウント動作を
し、逆に進相を示すときはダウンカウント動作をし、そ
のカウント値Ｂ　＋（Ｂ　＋＝　Ａ　１−１＋β（Ｘ＋
　　Ｚｔ））をディジタル制御発振器０のレート入力へ
出力する。即ち、アップダウンカウンタ■は加算手段を
構成する。ここに、レート入力Ｂ、はディジタル制御発
振器◎の出力パルス列の周期および位相を制御するディ
ジタル量である。

このようにして、ディジタル制御発振器０はレート入力
Ｂｌで設定された周期および位相の出力パルス列を発生
し、その出力パルス列をＮ分周した周期Ｚｌのパルス位
相ＺＩと入力パルス列のパルス位相Ｘ１とを比較し、位
相差Ｘｌ−２Ｉに追従して同期周期Ａ、を補正した値Ｂ
　１＋１（Ｂ　ｌ＋Ｉ＝ＡＪ＋β（Ｘ＋　　Ｚｔ））を
レート入力に設定することで位相Ｚｌを位相ＸＩに収束
させるのである。

なお、同期周期ＡＪは位相差の補正が実行される時点で
のものであって、当該ディジタルＰＬＬが同期状態では
ｉ＝ｊであり、非同期状態ではｉキｊである。

以上説明した位相同期回路（ディジタルＰＬＬ）の動作
特性の一例を第４図に示す、第４図は計算機シミュレー
ション結果を示すが、α＝０．０５、β＝１、ディジタ
ル制御発振器◎の初期自走発振周波数として分周器［相
］の出力パルス列の周波数が上Ｈｚである場合の周波数
　２　Ｈｚの入力パルス列に対する応答過程を示してい
る。第４図に示すように、位相差Ｘ＋Ｚ＋はサイクルス
リップを続けた後、即ちフリッカ過程後、周期差〈定常
周期偏差）Ｘ＋　　’／＋がある値以下になるとロック
インレンジに投入され、以後同期状態が保持されること
が理解できる。

なお、第４図に示す動作特性の測定条件は、例えば回転
する人工衛星の側壁に取り付けた太陽センサからこの人
工衛星のスピン運動と同期する信号を生成するとき、当
初２　Ｏｒｐｍで回転していた人工衛星がその回転速度
を３０　ｒｐｍに増加した場合に相当するものである。

次に、より具体化した本発明の周期比較回路及び位相比
較回路の一例を説明する。

第５図は第２発明の一実施例に係る周期比較回路を示す
、第５図において、１は入力端子であり、この入力端子
１には第１入力パルス列信号ａが印加される。この第１
入力パルス列信号ａは周期が例えば３秒程度の適宜パル
ス幅のパルス列信号である。

第６図（ａ）では１個のパルスを示しである。

この第１入力パルス列信号ａは単段モノマルチバイブレ
ータ（以下、単に「単段モノマルチ」）２と設定信号発
生回路３とへ入力する。

単段モノマルチ２は、本実施例ではデュアルタイプＣＤ
４０９８Ｂの１７２回路で構成しである。

プラス（＋）トリガ端子に第１入力パルス列信号ａが印
加され、マイナス（−）トリガ端子に電源ＶＯｐが印加
される。その結果、この単段モノマルチ２のＱ出力およ
びＱ出力には第１入力バルス列信号ａの立ち上がり時点
から所定幅のパルス信号が送出される〈第６図（ｂ）（
ｃ））、０出力は禁止信号Ｃとしてゲート回路５と同８
に印加される。また、Ｑ出力は禁止信号すとして第１バ
イナリカウンタ６の初段のカウンタ６ａのＣＩ　（Ｃａ
ｒｒｙＩｎ）端子に印加される。なお、このＱ出力は実
質的な働きをしていないので、カウンタ６ａのＣＩ端子
はアースに直接接続しても良い。

設定信号発生回路３は、３個のモノマルチを縦続接続し
たもので、本実施例では、単段モノマルチ２と同様にＣ
Ｄ４０９８Ｂの１／２回路の３個で構成しである。初段
モノマルチ３ａはプラス（＋〉トリガ端子に第１入力パ
ルス列信号ａが印加され、マイナス（−）トリガ端子は
電源ＶＤＤが印加される。その結果、この初段モノマル
チ３ａのＱ出力には第１入力パルス列信号ａの立ち上が
り時点から所定幅のパルス信号が送出される（第６図（
ｆ））、また、中段モノマルチ３ｂおよび終段モノマル
チ３ｃはプラス（＋）トリガ端子が接地され、マイナス
（−）トリガ端子に前段モノマルチのＱ出力が印加され
る。その結果、第６図（ｇ）（ｈ）に示すように、前段
モノマルチのＱ出力の立ち下がり時点から所定幅のパル
ス信号がそれぞれのＱ出力に送出される。これら３つの
Ｑ出力たるパルス信号は略等幅のものからなり、全体の
時間幅は単段モノマルチ２の出力パルス信号のパルス幅
内に納まるように時定数を設定しである。そして、初段
モノマルチ３ａのＱ出力は第１設定信号ｆとして第２バ
イナリカウンタ９のＰＥ（Ｐｒｅｓｅｔ　Ｅｎａｂｌｅ
）端子に印加され、終段モノマルチ３ＣのＱ出力は第２
設定信号りとして第１バイナリカウンタ６のＰＥ端子に
印加される。

また、４は入力端子であり、この入力端子４には第２入
力パルス列信号ｄが印加される。この第２入力パルス列
信号ｄは、第１入力パルス列信号ａと無関係に発生する
信号で良いが、本実施例では第１入力パルス列信号ａを
２２０逓倍した周期のパルス列信号である（第６図（ｄ
））、この第２入力パルス列信号ｄはゲート回路５の他
方の入力となる。その結果、ゲート回路５の出力ｅは、
第６図（ｅ）に示すように、禁止信号Ｃのパルス幅の区
間内歯抜けとなったパルス列信号となる。これは第１バ
イナリカウンタ６のＣＬ　（ＣＬｏｃｋ）端子に印加さ
れる。

第１バイナリカウンタ６は、４ビツトのカウンタ（ＣＤ
４０２９Ｂ）の６個（６ａ〜６ｆ）を縦続接続したもの
で、Ｕ　／　Ｄ　（Ｕｐ／Ｄｏｗｎ）端子およびＢ　／
　Ｄ　（Ｂｉｎａｒｙ／Ｄｅｃａｄｅ　）端子に電源Ｖ
ＤＤを印加し、パイナリアッ７カウンタとして動作する
ようにしである。Ｊｌ〜Ｊ４はプリセット用のＪＡＭ端
子であって、初段のカウンタ６ａのＪｌが゛１パに設定
される他は、全て°′Ｏ”に設定しである。

即ち、第２設定信号りを受けて、この第１バイナリカウ
ンタ、６は初期値［００００１］　ＨＥＸに設定される
。この第１バイナリカウンタ６は、前記カウンタ＜ａ）
に対応するものである。

入力端子１３には第３入力パルス列信号ｊ（第６図（ｊ
〉〉が印加されるが、これは本実施例では５２４，２８
８Ｈｚの固定矩形波信号である。この第３入力バルス列
信号ｊはゲート回路８を介して第２バイナリカウンタ９
のＣＬ端子に印加される（第６図（Ｌ〉〉。

そして、第２バイナリカウンタ９は、第１バイナリカウ
ンタ６と同様に、４ビツトのカウンタ（ＣＤ４０２９Ｂ
＞の６個（９ａ〜９ｆ）を縦続接続したもので、Ｂ／Ｄ
端子に電源ｖＤＤを印加してバイナリカウンタとして動
作するようにしである。Ｊ１〜Ｊ４の各端子は第１バイ
ナリカウンタ６の対応する並列出力端子（Ｑｌ〜Ｑ４）
に接続しである。つまり、初期値は第１バイナリカウン
タ６の並列出力の全てで構成されることになる。

また、５段目のカウンタ９ｅのＣＯ（Ｃａｒｒｙ　０ｕ
ｔ）端子は終段のカウンタ９ｆのＣＩ端子に接続される
が、ここに出力されるキャリーアウト信号ｋ（第６図（
ｋ））はＲＣの時定数回路を介してゲート回路８の１つ
の入力端にゲート信号として供給される。その結果、ゲ
ート回路８の出力には、禁止信号Ｃの立ち上がり時点か
らゲート信号にの立ち下がり時点の期間内において第３
パルス列信号ｊの所定数パルスが現れる（第６図（Ｌ）
）。

これがＣＬ端子に印加されるとともに、出力端子１０か
ら周期パルス列信号Ｌ（第６図（Ｌ〉）として出力され
るようになっている。そして、終段のカウンタ９ｆの第
１ビツト目の出力端子Ｑ１の出力はインバータ１２を介
して各カウンタ（９ａ〜９ｆ）のＵ／Ｄ　ｆ４子に印加
されるとともに、出力端子１１から外部へ出力される。

即ち、インバータ１２の出力はカウント方向を規定し、
これが“１”のときはアップカウント動作を行い、また
“０”のときはダウンカウント動作を行うことになる。

これは第２バイナリカウンタ９がアップ／ダウンカウン
タであることを示すものである。この第２バイナリカウ
ンタは前記レジスタ（ｂ）及び並直列変換器（ｃ）に対
応するものである。

以上の構成において、第１バイナリカウンタ６と第２バ
イナリカウンタ９は共に２４ビツトであるが、実質的に
機能しているのは終段カウンタの第１ビツト目までの都
合２１ビツトである。第２入力パルス列信号ｄは第１入
力パルス列信号ａを２２０逓倍したものであるから、第
１バイナリカウンタ６として必要なビット数は２０ビツ
トであるが、第２バイナリカウンタ９のアップ／ダウン
制御のために＋１ビツト追加したものである。

第１入力パルス列信号ａの１パルスが入力すると、禁止
信号Ｃが発生するとともに、この禁止信号Ｃの発生期間
内で第１設定信号ｆと第２設定信号りが順次発生する。

第１バイナリカウンタ６は、禁止信号Ｃの発生期間内ク
ロック信号たる第２入力パルス列信号ｄの供給が禁止さ
れる（第６図（ｅ））。従って、第１バイナリカウンタ
６は禁止信号Ｃが発生するまでアップカウント動作を続
行し、禁止信号Ｃの発生時点でカウント動作を停止する
。その結果、第２バイナリカウンタ９に対し所定カウン
ト値からなる「固定値」が並列出力される。

ここに「固定値」の内容は、第１入力パルス列信号ａと
第２入力パルス列信号ｄ間に周期差がなければ零である
が、例えば第１入力パルス列信号ａの周期が３．１秒等
３秒を越える場合には、第１バイナリカウンタ６ではカ
ウンタ６ｅから桁上がりが生じ、カウンタ６ｆの出力端
子Ｑ１から“１”が出力される。逆に、第１入力パルス
列信号ａの周期が２９秒等３秒以下となる場合には、第
１バイナリカウンタ６ではカウンタ６ｅで桁上がりを生
ずる以前のあるカウント値が並列出力される６一方、第
２バイナリカウンタ９は、禁止信号Ｃの発生期間経過後
の所定期間のみクロック信号たる第３入力パルス列信号
ｊが供給されるから（第６図（Ｌ））、その後禁止信号
Ｃが発生するまでの動作は無効である。そして、禁止信
号Ｃの発生時と略同時点で発生する第１設定信号ｆによ
って第１バイナリカウンタ６の「固定値」が初期値とし
てプリセットされる。これによりカウント方向が確定す
る０例えば、第１バイナリカウンタ６のカウンタ６ｆの
出力端子Ｑ１に”１”が出力されているときはカウンタ
９ｆの出力端子Ｑ１に°゛１“が出力される。よって、
各カウンタ（９ａ〜９ｆ）のＵ／Ｄ端子には“Ｏ”が印
加され、ダウンカウントするように設定される。これは
第１入力パルス列信号ａの１周期の期間内保持される。

次に、第１バイナリカウンタ６では、第２設定信号りに
よって初期値［００００１］　ＨＥＸがプリセットされ
、禁止信号Ｃの発生期間経過後この初期値からアップカ
ウント動作を開始する。つまり、第１バイナリカウンタ
６のカウント開始時点が第１入力パルス列信号ａの入力
時点と一致せずずれているので、その間のカウント補正
をするために初期値は［ＯＯＯＯ１］　ＨＥＸに設定し
である。補正の必要がなければ全て“０”でも良い。

一方、第２バイナリカウンタ９は、プリセットによって
カウンタ９ｅのＣＯ端子出力（ゲート信号）ｋが“０パ
→“１′′と変化し、禁止信号Ｃの発生期間経過後にア
ップカウントまたはダウンカウントのカウント動作を開
始し、ゲート信号ｋが１”→“Ｏｎと変化したとき、即
ちプリセットされた初期値が零となったとき、カウント
動作を停止する。この間に供給された第３入力パルス列
信号ｊの個数（周期差パルス列信号Ｌ）がとりもなおさ
ず周期差を与える。そして、この周期差の正負極性が出
力端子１１に出力されるのである。

念のため付記すれば、ゲート信号にのラインに設けであ
るＲＣの時定数回路は、周期差パルス列信号りの最終パ
ルスを確実に通すためである。

なお、禁止信号Ｃは、２つのバイナリカウンタ（６，９
）へのプリセットを確実にするために設けであるが、特
殊な場合には省略可能である。

また、第２バイナリカウンタ９のビット数を第１バイナ
リカウンタ６と同じにする必要はない。

さらに、ゲート信号には、第２バイナリカウンタ９の並
列出力を利用してカウント値が“０”となるタイミング
信号を作るようにしても良い。加えて、第１バイナリカ
ウンタ６は、ダウンカウンタとして動作させても良いこ
とは明らがである。

また、第７図は第４発明の一実施例に係る位相比較回路
を示す、第７図において、３１は入力端子であり、この
入力端子３１には第１入力パルス列信号ａが印加される
。この第１入力パルス列信号ａは周期が例えば３秒程度
の適宜パルス幅のパルス列信号である。第８図（ａ）で
は２個のパルスを示しである。この第１入力パルス列信
号ａはモノマルチバイブレータ（以下、単に「モノマル
チ」）３２と設定信号発生口Ｆ１８３３とへ入力する。

モノマルチ３２は、本実施例ではデュアルタイプＣＤ４
０９８Ｂの１／２回路で構成しである。プラス（＋）ト
リガ端子に第１入力パルス列信号ａが印加され、マイナ
ス（−）トリガ端子に電源ＶＤＤが印加される。その結
果、このモノマルチ３２のＱ出力およびＱ出力には第１
入力パルス列信号ａの立ち上がり時点から所定幅のパル
ス信号が送出される（第８図（ｂ）（ｃ））、Ｏ出力は
禁止信号Ｃとしてゲート回路３５と同３８に印加される
。また、Ｑ出力は禁止信号すとして第１バイナリカウン
タ３６の初段のカウンタ３６ａのＣＩ　（Ｃａｒｒｙ　
Ｉｎ）端子に印加される。なお、このＱ出力は実質的な
働きをしていないので、カウンタ３６ａのＣＩ端子はア
ースに直接接続しても良い。

設定信号発生回路３３は、１個のモノマルチバイブレー
ク（以下、単に「モノマルチ」）からなり、本実施例で
は、モノマルチ３２と同様にＣＤ４０９８Ｂの１／２回
路で構成しである。このモノマルチ３３はプラス（＋）
トリガ端子に第１入力パルス列信号ａが印加され、マイ
ナス（−）トリガ端子は電源ｖＤＤが印加される。その
結果、このモノマルチ３３のＱ出力には第１入力パルス
列信号ａの立ち上がり時点から所定幅のパルス信号が送
出される（第８図（ｆ））。

このパルス信号の時間幅はモノマルチ３２の出力パルス
信号（ｂ、ｃ）のパルス幅内に納まるように時定数を設
定しである。そして、モノマルチ３３のＱ出力は設定信
号ｆとして第２バイナリカウンタ３９のＰＥ端子に印加
される。

また、３４は入力端子であり、この入力端子３４には第
２入力パルス列信号ｄが印加される。この第２入力パル
ス列信号ｄは、第１入力パルス列信号ａと無関係に発生
する信号で良いが、本実施例では第１入力パルス列信号
ａを２２０逓倍したパルス列信号である（第８図（ｄ）
”）、この第２入力パルス列信号ｄはゲート回路３５の
他方の入力となる。

その結果、ゲート回路３５の出力ｅは、第８図（ｅ）に
示すように、禁止信号Ｃのパルス幅の区間内歯抜けとな
ったパルス列信号となる。これは第１バイナリカウンタ
３６のＣＬ端子に印加される。

第１バイナリカウンタ３６は、４ビツトのカウンタ（Ｃ
Ｄ４０２９Ｂ）の５個（３６ａ〜３６ｅ）を縦続接続し
たもので、Ｕ／Ｄ端子およびＢ／Ｄ端子に電源ＶＤＤを
印加し、バイナリアップカウンタとして動作するように
しである。Ｊｌ〜Ｊ４はプリセット用のＪＡＭ端子であ
って、本実施例では全て“Ｏ”に設定しである。この第
１バイナリカウンタ３６は前記カウンタ（ｄ）に対応す
るものである。

また、４２は入力端子であり、この入力端子４２には、
初期位相設定信号りが印加される。この初期位相設定信
号りは、必要に応じて第２入力パルス列信号ｄの位相が
”　ｏ　”となるタイミングを指定する単パルスである
（第８図（ｈ　＞＞、即ち、初期位相設定信号りを受け
て、第１バイナリカウンタ３６は初期値［０００００］
ｏｔｘに設定される。

以降、第１バイナリカウンタ３６は、第２入力パルス列
信号ｄによって巡回してアップカウントを続けて行くの
で、通常、初期位相設定信号りは本実施例の位相比較回
路を始動したときに１回入力し、それ以後は、第２入力
パルス列信号ｄの位相を０”とするタイミングを指定す
る必要が生じた場合に入力すればよい。

入力端子４３には第３入力パルス列信号ｊ（第８図（ｊ
））が印加されるが、これは本実施例では５２４．２８
８Ｈｚの固定矩形波信号である。この第３入力パルス列
信号ｊはゲート回路３８を介して第２バイナリカウンタ
３９のＣＬ端子に印加される（第８図（１））、さらに
、４４は入力端子であり、この入力端子４４には、位相
差パルス列信号りの出力禁止信号ｇが印加される。この
位相差パルス列信号出力禁止信号ｇに“１′が印加され
ている期間、ゲート回路３８を第３入力パルス列信号ｊ
が通過しないので、位相差パルス列信号りの出力が待た
される。

そして、第２バイナリカウンタ３９は、第１バイナリカ
ウンタ３６と同様に、４ビツトのカウンタ（ＣＤ４０２
９Ｂ＞の５個（９ａ〜９ｅ〉を縦続接続したもので、Ｂ
／Ｄ端子に電源ｖＤｆ＋を印加してバイナリカウンタと
して動作するようにしである。Ｊｌ〜Ｊ４の各端子は第
１バイナリカウンタ３６の対応する並列出力端子（Ｑｌ
〜Ｑ４）に接続しである。つまり、初期値は第１バイナ
リカウンタ３６の並列出力の全てで構成されることにな
る。

また、終段のカウンタ３９ｅのＣＯ端子に出力されるキ
ャリーアウト信号ｋ（第８図（ｋ））はＲＣの時定数回
路を介してゲート回路３８の１つの入力端にゲート信号
として供給される。その結果、ゲート回路３８の出力に
は、禁止信号Ｃの立ち上がり時点からゲート信号にの立
ち下がり時点の期間内において第３パルス列信号ｊの所
定数パルスが現れる（第８図（Ｌ））、これがＣＬ端子
に印加されるとともに、出力端子４０から位相差パルス
列信号Ｌ（第８図（Ｌ〉〉として出力されるようになっ
ている。そして、終段のカウンタ３９ｅの第４ビツト目
の出力端子Ｑ４の出力は各カウンタ（９ａ〜９ｅ）のＵ
／Ｄ端子に印加されるとともに、出力端子４Ｉから外部
へ出力される。即ち、カウンタ３９ｅのＱ４出力はカウ
ント方向を規定し、これが′１″のときはアップカウン
ト動作を行い、また“０”のときはダウンカウント動作
を行うことになる。これは第２バイナリカウンタ３９が
アップ／ダウンカウンタであることを示すものである。

この第２バイナリカウンタ３９は前記レジスタ（ｅ）及
び並直列変換器（ｇ）に対応するものである。

以上の構成において、第２入力パルス列信号ｄは第１入
力パルス列信号ａを２２０逓倍したものであるから、第
１バイナリカウンタ３６及び第２バイナリカウンタ３９
として必要なビット数は２０ビツトである。

第１バイナリカウンタ３６は、初期位相設定信号ｈ（第
８図（ｈ））によって初期値［０００００］ＨＥＸがプ
リセットされ、この初期値からアップカウント動作を行
い、カウント値が最大値［ＦＦＦＦ　Ｆ　］　ｓｉｘに
達したら再び初期値［０００００］ＨＥＸに戻るという
ように巡回的にアップカウント動作を継続する。このと
き、禁止信号Ｃの発生期間内クロック信号たる第２入力
パルス列信号ｄの供給が禁止されるのでく第８図（ｅ）
）、第１バイナリカウンタ３６は、禁止信号Ｃが発生す
るまでアップカウント動作を続行し、禁止信号Ｃの発生
時点でカウント動作を停止するとともに、停止時のカウ
ント値を「固定値」として第２バイナリカウンタ３９に
対し保持並列出力し、期間経過後アップカウント動作を
再開することになる（第８図（ｉ））。

ここに「固定値」の内容は、第１入力パルス列信号ａと
第２入力パルス列信号ｄ間に位相差がなければ零である
が、第１入力パルス列信号ａの入力位相が第２入力パル
ス列信号ｄの位相零を示すパルスの入力位相よりも遅れ
ている場合には、第１バイナリカウンタ３６ではカウン
タ３６ｅから桁上がりが生じ、カウンタ３６ｅの出力端
子Ｑ４から“Ｏ”が出力される。逆に、第１入力パルス
列信号ａの入力位相が第２入力パルス列信号ｄの位相零
を示すパルスの入力位相よりも進んでいる場合には、第
１バイナリカウンタ３６ではカウンタ３６ｅで桁上がり
を生ずる以前のあるカウント値が並列出力される。

そして、第１入力パルス列信号ａの１パルスが入力する
と、禁止信号Ｃが発生するとともに（第８図（Ｃ））、
この禁止信号Ｃの発生時と略同時点で設定信号ｆが発生
する（第８図（ｆ〉）。

一方、第２バイナリカウンタ３９は、禁止信号Ｃの発生
期間経過後の所定期間のみクロック信号たる第３入力パ
ルス列信号ｊが供給されるから（第８図（Ｌ））、その
後禁止信号Ｃが発生するまでの動作は無効である。そし
て、禁止信号Ｃの発生時と略同時点で発生する設定信号
ｆによって第１バイナリカウンタ３６の「固定値」が初
期値としてプリセットされる。これによりカウント方向
が確定する０例、えば、第１バイナリカウンタ３６のカ
ウンタ３６ｅの出力端子Ｑ８に”　１　”が出力されて
いるときはカウンタ３９ｅの出力端子Ｑ４に“１″が出
力される。よって、各カウンタ（９ａ〜９ｅ）のＵ／Ｄ
端子には″１”が印加され、アップカウントするように
設定される。これは第１入力バルス列信号ａの１周期の
期間内保持される。

また、第２バイナリカウンタ３９は、プリセットによっ
てカウンタ３９ｅのＣｏ端子出力（ゲート信号）ｋがＯ
”→“１“と変化し、禁止信号Ｃの発生期間経過後にア
ップカウントまたはダウンカウントのカウント動作を開
始し、ゲート信号ｋが“１″→“０”と変化したとき、
即ちプリセットされた初期値が零となったとき、カウン
ト動作を停止する。この間に供給された第３入力パルス
列信号ｊの個数（位相差パルス列信号Ｌ）がとりもなお
さず位相差を与える。そして、この位相差の正負極性が
出力端子４１に出力されるのである（第８図（ｍ））、
念のため付記すれば、ゲート信号にのラインに設けであ
るＲＣの時定数回路は、位相差パルス列信号りの最終パ
ルスを確実に通すためである。

なお、禁止信号Ｃは、２つのバイナリカウンタＮ６．３
９）へのプリセットを確実にするために設けであるが、
特殊な場合には省略可能である。

また、第２バイナリカウンタ３９のビット数は第１バイ
ナリカウンタ３６と同じにする必要はない。

さらに、ゲート信号には、第２バイナリカウンタ３９の
並列出力を利用してカウント値が“０”となるタイミン
グ信号を作るようにしても良い、加えて、第１バイナリ
カウンタ３６は、ダウンカウンタとして動作させても良
いことは明らかである。

（発明の効果）以上説明したように、本発明の周期比較回路及び位相比
較回路によれば、第１及び第３の発明のように基本的に
はカウンタとレジスタ及び並直列変換器という簡素な回
路構成で２入力の周期差検出及び位相差検出を高速にな
し得る。そして、より具体化した第２発明の周期比較回
路によれば、第１入力パルス列信号の入力時に、まず第
２パイナリカウン、夕に第１バイナリカウンタの並列出
力値の全部又は一部を初期設定し、次いで第１バイナリ
カウンタを初期設定することを第１入力パルス列信号の
各パルスの入力毎に行うようにしたので、また第４発明
の位相比較回路によれば、第１入力パルス列信号の入力
時に、第２バイナリカウンタに第１バイナリカウンタの
並列出力値の全部又は一部を初期設定することを第１入
力パルス列信号の各パルスの入力毎に行うようにしたの
で、第２バイナリカウンタから第１入力パルス列信号と
第２入力パルス列信号間の周期差及び位相差とその極性
を得ることができる。

【図面の簡単な説明】

第１図は本発明の周期比較回路（周期比較器〉及び位相
比較回路（位相比較器〉を用いた位相同期回路の構成ブ
ロック図、第２図は第１発明の周期比較回路（周期比較
器）の構成ブロック図、第３図は第３発明の位相比較回
路（位相比較器）の構成ブロック図、第４図は位相同期
回路の動作特性図、第５図は第２発明の一実施例に係る
周期比較回路の回路図、第６図は動作タイムチャート、
第７図は第４発明の一実施例に係る位相比較回路の回路
図、第８図は動作タイムチャート、第９図はループフィ
ルタを含まないディジタル位相同期回路の線形モデル図
である。 ■・・・・・・周期比較器、　［相］・・・・・・位相
比較器、　１゜４．１３，３１，３４，４２，４３．４
４・・・・・・入力端子、　２・・・・・・単段モノマ
ルチバイブレータ、　３・・・・・・設定信号発生回路
、　３ａ・・・・・・初段モノマルチバイブレータ、３
ｂ・・・・・・中段モノマルチバイブレータ、　　３ｃ
・・・・・・終段モノマルチバイブレータ、　　５　、
８．３５Ａ８・・・・・・ゲート回路、　６，３６・・
・・・・第１バイナリカウンタ、　６ａ〜６ｆ、３６ａ
〜３６ｅ・・・・・・カウンタ、９．３９・・・・・・
第２バイナリカウンタ、　９ａ〜９ｆ。３９ａ〜３９ｅ・・・・・・カウンタ、１０．１１，４
０．４１・・・・・・出力端子、　１２・・・・・・イ
ンバータ、　３２・・・・・・マルチバイブレータ（モ
ノマルチ）、　３３・・・・・・設定信号発生回路（モ
ノ、マルチ）、　　（ａ）、（ｄン・・・・・・カウン
タ、　　（ｂ）、（ｅ）・・・・・・レジスタ、　　（
ｃ）、（ｇ）・・・・・・並直列変換器。

Claims

【特許請求の範囲】

（１）所定周期の第１入力パルス列信号と、この第１入
力パルス列信号の周期よりも短い所定周期の第２入力パ
ルス列信号との間の周期を比較し、その周期差を検出す
る周期比較回路であって；この周期比較回路は、前記第
１入力パルス列信号の各パルスの入力に応答して所定値
にセットされ、各パルスの入力期間内前記第２入力パル
ス列信号に従ってその所定値からの歩進動作を行うカウ
ンタと；前記カウンタが並列出力するカウント値であっ
て前記所定値にセットされる前のカウント値を前記第１
入力パルス列信号の各パルスの入力に応答して保持出力
するレジスタと；前記レジスタの並列出力信号を直列信
号へ変換する並直列変換器と；を備えたことを特徴とす
る周期比較回路。
（２）所定周期の第１入力パルス列信号と、この第１入
力パルス列信号の周期よりも短い所定周期の第２入力パ
ルス列信号との間の周期を比較し、その周期差を検出す
る周期比較回路であって；この周期比較回路は、前記第
１入力パルス列信号の各パルスの入力に応答して第１設
定信号と第２設定信号とをこの順序で形成出力する設定
信号発生回路と；前記第２設定信号を受けて初期値が設
定され、その初期値からのアップカウント動作またはダ
ウンカウント動作のいずれか一方のカウント動作を前記
第２入力パルス列信号に従って行う第１バイナリカウン
タと；前記第１設定信号を受けて前記第１バイナリカウ
ンタの並列出力の全部または一部が初期値として設定さ
れるとともに、その初期値の内容によってアップカウン
トとダウンカウントのカウント方向が自動的に設定され
、固定周期の第３入力パルス列信号に従って初期値が零
となるまで前記設定されたカウント方向へのカウント動
作を行う第２バイナリカウンタと；を備えたことを特徴
とする周期比較回路。
（３）所定周期の第１入力パルス列信号の位相と、この
第１入力パルス列信号の周期よりも短い所定周期の第２
入力パルス列信号の位相とを比較し、その位相差を検出
する位相比較回路であって；この位相比較回路は、前記
第２入力パルス列信号に従って歩進動作をするカウンタ
と；前記カウンタが並列出力するカウント値を前記第１
入力パルス列信号の各パルス列に応答して保持出力する
レジスタと；前記レジスタの並列出力信号を直列信号へ
変換する並直列変換器と；を備えたことを特徴とする位
相比較回路。
（４）所定周期の第１入力パルス列信号の位相と、この
第１入力パルス列信号の周期よりも短い所定周期の第２
入力パルス列信号の位相とを比較し、その位相差を検出
する位相比較回路であって；この位相比較回路は、前記
第１入力パルス列信号の各パルスの入力に応答して設定
信号を形成出力する設定信号発生回路と；所定の初期値
からのアップカウント動作またはダウンカウント動作の
いずれか一方のカウント動作を前記第２入力パルス列信
号に従って行う第１バイナリカウンタと；前記設定信号
を受けて前記第１バイナリカウンタの並列出力の全部ま
たは一部が初期値として設定されるとともに、その初期
値の内容によってアップカウントとダウンカウントのカ
ウント方向が自動的に設定され、固定周期の第３入力パ
ルス列信号に従って初期値が零となるまで前記設定され
たカウント方向へのカウント動作を行う第２バイナリカ
ウンタと；を備えたことを特徴とする位相比較回路。