JPH038105B2 - - Google Patents
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- JPH038105B2 JPH038105B2 JP56126531A JP12653181A JPH038105B2 JP H038105 B2 JPH038105 B2 JP H038105B2 JP 56126531 A JP56126531 A JP 56126531A JP 12653181 A JP12653181 A JP 12653181A JP H038105 B2 JPH038105 B2 JP H038105B2
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- Japan
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- region
- epitaxial layer
- area
- mask
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0128—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising multiple local oxidation process steps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Local Oxidation Of Silicon (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Weting (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置、特にバイポーラ型半導体
装置の製造方法の改良に関する。
装置の製造方法の改良に関する。
従来よりバイポーラ型トランジスタのベース・
コレクタ接合容量を減少させ、トランジスタのス
イツチング特性を向上させるために、ベース領域
の周囲の分厚い二酸化シリコン膜（SiO2）で囲
つた構造の半導体装置が提供されている。
コレクタ接合容量を減少させ、トランジスタのス
イツチング特性を向上させるために、ベース領域
の周囲の分厚い二酸化シリコン膜（SiO2）で囲
つた構造の半導体装置が提供されている。
第１図にこのような構造の半導体装置の断面図
を示す。図に於いて１はＰ型Si基板、２はＮ型の
埋込み層、３はＰ型不純物を導入した素子間分離
帯層、４はＮ型のSiエピタキシヤル層、５はフイ
ールド酸化膜、６はＰ型のベース領域、７はＮ型
のエミツタ領域を示す。
を示す。図に於いて１はＰ型Si基板、２はＮ型の
埋込み層、３はＰ型不純物を導入した素子間分離
帯層、４はＮ型のSiエピタキシヤル層、５はフイ
ールド酸化膜、６はＰ型のベース領域、７はＮ型
のエミツタ領域を示す。
従来、このような半導体装置を製造する場合、
第２図より第８図までに示すような工程が採られ
ていた。
第２図より第８図までに示すような工程が採られ
ていた。
まず第２図に示すように埋込み層２を形成した
Si基板１にＮ型のSiエピタキシヤル層４を形成
後、該Siエピタキシヤル層４上に気相成長法
（CVD法）または熱酸化法によりSiO2１１を1000
Åの厚さに形成し、更にCVD法により耐酸化性
膜としての窒化シリコン（Si3N4）膜１２を、
1500Åの厚さに形成する。次いでフオトリソグラ
フイ法を用いて前記SiO2膜１１、Si3N4膜１２の
うちで少なくともSi3N4膜１２を所定のパターン
に形成する。
Si基板１にＮ型のSiエピタキシヤル層４を形成
後、該Siエピタキシヤル層４上に気相成長法
（CVD法）または熱酸化法によりSiO2１１を1000
Åの厚さに形成し、更にCVD法により耐酸化性
膜としての窒化シリコン（Si3N4）膜１２を、
1500Åの厚さに形成する。次いでフオトリソグラ
フイ法を用いて前記SiO2膜１１、Si3N4膜１２の
うちで少なくともSi3N4膜１２を所定のパターン
に形成する。
その後、第３図に示すように、Si3N4膜１２を
マスクとして熱酸化法により第１層のフイールド
酸化膜１３を約4000Åの厚さで形成する。
マスクとして熱酸化法により第１層のフイールド
酸化膜１３を約4000Åの厚さで形成する。
その後、第４図に示すように、所定のパターン
のフオトレジスト膜１４を被着し、該フオトレジ
スト膜１４をマスクとして素子間分離帯形成予定
領域（前記した素子分離帯３の領域に該当）上の
Si3N4膜１２をプラズマエツチング法により除去
する。
のフオトレジスト膜１４を被着し、該フオトレジ
スト膜１４をマスクとして素子間分離帯形成予定
領域（前記した素子分離帯３の領域に該当）上の
Si3N4膜１２をプラズマエツチング法により除去
する。
その後、第５図に示すようにフオトレジスト膜
膜１４をマスクとして硼素（B+）イオンを
35KeV、５×1015／cm2の条件でイオン注入して第
６図に示すように素子間分離帯形成予定領域を形
成する。
膜１４をマスクとして硼素（B+）イオンを
35KeV、５×1015／cm2の条件でイオン注入して第
６図に示すように素子間分離帯形成予定領域を形
成する。
更に第６図に示すようにフオトレジスト膜１４
を除去した後、素子間分離領域１６を含む基板上
に第２層のフイールド酸化膜１５を7000Åの厚さ
に分厚く形成する。
を除去した後、素子間分離領域１６を含む基板上
に第２層のフイールド酸化膜１５を7000Åの厚さ
に分厚く形成する。
この時、初めの第１層のフイールド酸化膜１３
と第２層のフイールド酸化膜１５との厚さは、約
8200Åの厚さとなる。
と第２層のフイールド酸化膜１５との厚さは、約
8200Åの厚さとなる。
その後、基板を熱処理して素子間分離帯領域１
６のイオン注入された領域を活性化する。
６のイオン注入された領域を活性化する。
次に第７図に示すように該基板を熱燐酸
（H3PO4）で処理し、第６図に示した素子形成領
域（ベース形成領域）のSi3N4膜１２Ａをエツチ
ング除去し、該ベース領域上の表面を平坦にする
ため、約2000Å程度エツチバツクを行い、その
後、露出したベース領域上にSiO2膜１７を熱酸
化によつて約1000Åの厚さに形成する。
（H3PO4）で処理し、第６図に示した素子形成領
域（ベース形成領域）のSi3N4膜１２Ａをエツチ
ング除去し、該ベース領域上の表面を平坦にする
ため、約2000Å程度エツチバツクを行い、その
後、露出したベース領域上にSiO2膜１７を熱酸
化によつて約1000Åの厚さに形成する。
次に第８図に示すようにフオトリソグラフイ法
によつてベース領域上が窓開きされたフオトレジ
スト膜１８を形成してから、該フオトレジスト膜
１８をマスクとして、硼素原子（B+）をイオン
注入して該レジスト膜１８を除去し、熱処理して
前記第１図のベース領域６を形成する。その後、
更に燐（Ｐ）または砒素（As）等のＮ型不純物
原子をイオン注入して前記エミツタ領域７を形成
してトランジスタを形成している。
によつてベース領域上が窓開きされたフオトレジ
スト膜１８を形成してから、該フオトレジスト膜
１８をマスクとして、硼素原子（B+）をイオン
注入して該レジスト膜１８を除去し、熱処理して
前記第１図のベース領域６を形成する。その後、
更に燐（Ｐ）または砒素（As）等のＮ型不純物
原子をイオン注入して前記エミツタ領域７を形成
してトランジスタを形成している。
然し、このような方法であると、第４図の工程
で示すように窓開きしたレジスト膜１４をマスク
として素子分離帯域上のSi3N4膜をプラズマエツ
チング法で除去する際、このSi3N4膜１２のエツ
チング速度は、その下に形成されているSiO2膜
１１とエツチング速度が殆ど変わらない問題があ
る。
で示すように窓開きしたレジスト膜１４をマスク
として素子分離帯域上のSi3N4膜をプラズマエツ
チング法で除去する際、このSi3N4膜１２のエツ
チング速度は、その下に形成されているSiO2膜
１１とエツチング速度が殆ど変わらない問題があ
る。
またSi3N4膜１２は極めて薄く形成されている
ため、Si3N4膜１２のみ選択的にエツチングされ
ず、Si3N4膜１２がエツチングされた後、その下
のSiO2膜１１がエツチングされ、更にその下の
エピタキシヤル層４もエツチングされ、その表面
が露出して荒れ、溝や段差が生じる不都合があ
る。
ため、Si3N4膜１２のみ選択的にエツチングされ
ず、Si3N4膜１２がエツチングされた後、その下
のSiO2膜１１がエツチングされ、更にその下の
エピタキシヤル層４もエツチングされ、その表面
が露出して荒れ、溝や段差が生じる不都合があ
る。
そこで選択的にSi3N4膜のみがエツチングでき
る熱燐酸を用いてエツチングしようと試みたが、
この熱燐酸でエツチングする際にはレジスト膜は
熱燐酸の熱のためにマスクとならず、そのため特
別な被膜を用いて第６図に示す素子領域上のベー
ス領域上のSi3N4膜１２Ａを保護する保護膜が必
要となり製造工程が煩雑になる。
る熱燐酸を用いてエツチングしようと試みたが、
この熱燐酸でエツチングする際にはレジスト膜は
熱燐酸の熱のためにマスクとならず、そのため特
別な被膜を用いて第６図に示す素子領域上のベー
ス領域上のSi3N4膜１２Ａを保護する保護膜が必
要となり製造工程が煩雑になる。
本発明は上記した問題点を解決し、熱燐酸を用
いてかつフオトレジスト膜をマスクとして用いず
に、素子間分離帯領域上のSi3N4膜のみ選択的に
エツチング除去でき、Si3N4膜下のSiエピタキシ
ヤル層の表面が荒らされることがないようにした
半導体装置の製造方法の提供を目的とする。
いてかつフオトレジスト膜をマスクとして用いず
に、素子間分離帯領域上のSi3N4膜のみ選択的に
エツチング除去でき、Si3N4膜下のSiエピタキシ
ヤル層の表面が荒らされることがないようにした
半導体装置の製造方法の提供を目的とする。
かかる目的を達成するための本発明の半導体装
置の製造方法は、一導電型の半導体基板上に該基
板と逆導電型のエピタキシヤル層を形成後、該エ
ピタキシヤル層の素子間分離帯形成予定領域上お
よび素子形成予定領域上に所定のパターンの第１
の二酸化シリコン膜と窒化シリコン膜および第２
の二酸化シリコン膜を積層形成する工程、 前記エピタキシヤル層上に第１のフオトレジス
ト膜を形成後、素子間分離帯形成予定領域上の第
１のフオトレジスト膜を窓開きする工程、 該窓開きした第１のフオトレジスト膜をマスク
として素子間分離帯形成予定領域上の第２の二酸
化シリコン膜を除去する工程、 前記第１のフオトレジスト膜を除去後、素子間
分離帯形成予定領域上および素子形成予定領域上
の窒化シリコン膜並びに第２の二酸化シリコン膜
をマスクとして第１のフイールド酸化膜を形成す
る工程、 上記第１のフイールド酸化膜、および素子形成
予定領域上の第２の二酸化シリコン膜をマスクと
して素子間分離帯形成予定領域上の窒化シリコン
膜を熱燐酸を用いて選択的に除去する工程、 素子間分離帯形成予定領域上の第１の二酸化シ
リコン膜を除去してエピタキシヤル層表面を露出
させた後、素子間分離帯形成予定領域に素子間分
離帯形成用一導電型の不純物を導入する工程、 前記素子形成予定領域上の窒化シリコン膜をマ
スクとして第２のフイールド酸化膜をエピタキシ
ヤル層上に形成する工程を含むことを特徴とする
ものである。
置の製造方法は、一導電型の半導体基板上に該基
板と逆導電型のエピタキシヤル層を形成後、該エ
ピタキシヤル層の素子間分離帯形成予定領域上お
よび素子形成予定領域上に所定のパターンの第１
の二酸化シリコン膜と窒化シリコン膜および第２
の二酸化シリコン膜を積層形成する工程、 前記エピタキシヤル層上に第１のフオトレジス
ト膜を形成後、素子間分離帯形成予定領域上の第
１のフオトレジスト膜を窓開きする工程、 該窓開きした第１のフオトレジスト膜をマスク
として素子間分離帯形成予定領域上の第２の二酸
化シリコン膜を除去する工程、 前記第１のフオトレジスト膜を除去後、素子間
分離帯形成予定領域上および素子形成予定領域上
の窒化シリコン膜並びに第２の二酸化シリコン膜
をマスクとして第１のフイールド酸化膜を形成す
る工程、 上記第１のフイールド酸化膜、および素子形成
予定領域上の第２の二酸化シリコン膜をマスクと
して素子間分離帯形成予定領域上の窒化シリコン
膜を熱燐酸を用いて選択的に除去する工程、 素子間分離帯形成予定領域上の第１の二酸化シ
リコン膜を除去してエピタキシヤル層表面を露出
させた後、素子間分離帯形成予定領域に素子間分
離帯形成用一導電型の不純物を導入する工程、 前記素子形成予定領域上の窒化シリコン膜をマ
スクとして第２のフイールド酸化膜をエピタキシ
ヤル層上に形成する工程を含むことを特徴とする
ものである。
以下、図面を用いて本発明の一実施例につき詳
細に説明する。
細に説明する。
第９図より第１３図迄が、本発明の半導体装置
の製造方法の一実施例の工程を示す断面図であ
る。
の製造方法の一実施例の工程を示す断面図であ
る。
まず第９図に示すように、Ｐ型のSi基板２１上
に形成した該基板と逆導電型のＮ型のSiエピタキ
シヤル層４の素子形成予定領域Ａ上、および素子
間分離帯形成予定領域Ｃ上に所定パターンの
SiO2膜２２を500〜、1000Å、耐酸化性膜の
Si3N4膜２３を、1500Å、SiO2膜２４を1000Å〜
1500Åの厚さで三層構造に積層して形成する。
に形成した該基板と逆導電型のＮ型のSiエピタキ
シヤル層４の素子形成予定領域Ａ上、および素子
間分離帯形成予定領域Ｃ上に所定パターンの
SiO2膜２２を500〜、1000Å、耐酸化性膜の
Si3N4膜２３を、1500Å、SiO2膜２４を1000Å〜
1500Åの厚さで三層構造に積層して形成する。
このようにSiO2膜２２、Si3N4膜２３、SiO2膜
２４を三層構造に所定のパターンで形成するに
は、該Siエピタキシヤル層４を形成したSi基板２
１上にSiO2膜２２、Si3N4膜２３、SiO2膜２４を
CVD法で連続して成長後、基板上にフオトレジ
スト膜（図示せず）で塗布する。
２４を三層構造に所定のパターンで形成するに
は、該Siエピタキシヤル層４を形成したSi基板２
１上にSiO2膜２２、Si3N4膜２３、SiO2膜２４を
CVD法で連続して成長後、基板上にフオトレジ
スト膜（図示せず）で塗布する。
その後、上記フオトレジスト膜を所定パターン
にフオトリソグラフイ法によつてSiエピタキシヤ
ル層４上に形成後、該パターニングされたフオト
レジスト膜をマスクとして、露出部のSiO2膜２
４、Si3N4膜２３、SiO2膜２２をプラズマエツチ
ング法で所定のパターンにエツチングし、半導体
基板の素子間分離帯形成予定領域上、及び素子形
成予定領域上に第１のSiO2膜２２、Si3N4膜２
３、第２のSiO2膜２４が順次積層形成された所
定のマスクパターンを形成する。
にフオトリソグラフイ法によつてSiエピタキシヤ
ル層４上に形成後、該パターニングされたフオト
レジスト膜をマスクとして、露出部のSiO2膜２
４、Si3N4膜２３、SiO2膜２２をプラズマエツチ
ング法で所定のパターンにエツチングし、半導体
基板の素子間分離帯形成予定領域上、及び素子形
成予定領域上に第１のSiO2膜２２、Si3N4膜２
３、第２のSiO2膜２４が順次積層形成された所
定のマスクパターンを形成する。
その後、第１０図に示すように該基板２１上に
第１のフオトレジスト膜２５を塗布後、素子間分
離帯形成予定領域Ｃ上を窓開きし、弗化水素酸
（HF）を用いて素子間分離帯形成予定領域Ｃ上
の最上層の、SiO2膜２４のみを選択的にエツチ
ングして除去した後、第１のフオトレジスト膜２
５をもレジスト除去液で除去する。
第１のフオトレジスト膜２５を塗布後、素子間分
離帯形成予定領域Ｃ上を窓開きし、弗化水素酸
（HF）を用いて素子間分離帯形成予定領域Ｃ上
の最上層の、SiO2膜２４のみを選択的にエツチ
ングして除去した後、第１のフオトレジスト膜２
５をもレジスト除去液で除去する。
このように素子間分離帯形成予定領域Ｃ上の
み、選択的に最上層のSiO2膜２４を除去する理
由は、後の工程で素子間分離帯形成予定領域Ｃ上
のSi3N4膜２３を熱燐酸でエツチングする際に、
素子形成予定領域Ａ上の最上層のSiO2膜２４を
エツチングのマスクとして使用するためである。
み、選択的に最上層のSiO2膜２４を除去する理
由は、後の工程で素子間分離帯形成予定領域Ｃ上
のSi3N4膜２３を熱燐酸でエツチングする際に、
素子形成予定領域Ａ上の最上層のSiO2膜２４を
エツチングのマスクとして使用するためである。
その後、第１１図に示すように素子間分離帯形
成予定領域Ｃ上に形成された二層構造のSiO2膜
２２、およびSi3N4膜２３と素子形成予定領域Ａ
上のSiO2膜２２、Si3N4膜２３、SiO2膜２４をマ
スクとして熱酸化により第１のフイールド酸化膜
２６を形成する。
成予定領域Ｃ上に形成された二層構造のSiO2膜
２２、およびSi3N4膜２３と素子形成予定領域Ａ
上のSiO2膜２２、Si3N4膜２３、SiO2膜２４をマ
スクとして熱酸化により第１のフイールド酸化膜
２６を形成する。
するとこの第１のフイールド酸化膜２６は横方
向に拡らず、所定寸法で形成できる。
向に拡らず、所定寸法で形成できる。
その後、第１のフイールド酸化膜２６と素子形
成予定領域Ａ上のSiO2膜２４をマスクとして、
熱燐酸（H3PO4）を用いて素子間分離帯形成予
定領域Ｃ上のSi3N4膜２３をエツチングする。
成予定領域Ａ上のSiO2膜２４をマスクとして、
熱燐酸（H3PO4）を用いて素子間分離帯形成予
定領域Ｃ上のSi3N4膜２３をエツチングする。
このようにすれば、第１のフイールド酸化膜２
６と素子形成予定領域Ａ上のSiO2膜２４がマス
クとなり、この部分は熱燐酸に侵されず、従つて
素子間分離形成予定領域Ｃ上のSi3N4膜２３のみ
が選択的に除去される。
６と素子形成予定領域Ａ上のSiO2膜２４がマス
クとなり、この部分は熱燐酸に侵されず、従つて
素子間分離形成予定領域Ｃ上のSi3N4膜２３のみ
が選択的に除去される。
その後、第１２図に示すように、フオトリソグ
ラフイ技術を用いて素子間分離帯形成予定領域Ｃ
上のみ窓開きされた第２のフオトレジスト膜２７
をSiエピタキシヤル層４上に形成し、更に該第２
のフオトレジスト膜２７をマスクとしてその下の
SiO2膜２２を弗化水素酸でエツチングし、Siエ
ピタキシヤル層４の表面を露出させる。
ラフイ技術を用いて素子間分離帯形成予定領域Ｃ
上のみ窓開きされた第２のフオトレジスト膜２７
をSiエピタキシヤル層４上に形成し、更に該第２
のフオトレジスト膜２７をマスクとしてその下の
SiO2膜２２を弗化水素酸でエツチングし、Siエ
ピタキシヤル層４の表面を露出させる。
このようにするとSiエピタキシヤル層４の表面
が従来のように侵されず、素子間分離帯形成予定
領域Ｃ上のSiエピタキシヤル層４の表面が、表面
を損傷されない状態で露出できる。
が従来のように侵されず、素子間分離帯形成予定
領域Ｃ上のSiエピタキシヤル層４の表面が、表面
を損傷されない状態で露出できる。
次いで上記第２のフオトレジスト膜２７をマス
クとして素子間分離帯形成予定領域Ｃ上に硼素
（B+）イオンを矢印のように30KeV、５×1015／
cm2のドーズ量でイオン注入する。
クとして素子間分離帯形成予定領域Ｃ上に硼素
（B+）イオンを矢印のように30KeV、５×1015／
cm2のドーズ量でイオン注入する。
その後、第１３図に示すように、第２のフイー
ルド酸化膜２８を約7000Åの厚さでイオン注入さ
れた素子間分離帯形成予定領域Ｃ上、および第１
回目のフイールド酸化された領域に形成する。
ルド酸化膜２８を約7000Åの厚さでイオン注入さ
れた素子間分離帯形成予定領域Ｃ上、および第１
回目のフイールド酸化された領域に形成する。
この時、エピタキシヤル層４上の第１回目のフ
イールド酸化された領域には、第２回目のフイー
ルド酸化により酸化膜が形成され、両者のフイー
ルド酸化による酸化膜は合計で8200Åの厚さの分
厚いフイールド酸化膜が形成されたことになる。
イールド酸化された領域には、第２回目のフイー
ルド酸化により酸化膜が形成され、両者のフイー
ルド酸化による酸化膜は合計で8200Åの厚さの分
厚いフイールド酸化膜が形成されたことになる。
その後、該基板を熱処理してイオン注入された
硼素イオンを活性化して素子分離帯領域２９を形
成する。
硼素イオンを活性化して素子分離帯領域２９を形
成する。
その後素子形成予定領域Ａ上のSiO2膜２４，
２２、Si3N4膜２３をそれぞれ弗化水素酸、およ
び熱燐酸を用いてエツチング除去した後、選択的
に硼素イオンをイオン注入して第１図の６に示す
ように素子形成予定領域Ａにベース領域を形成す
る。
２２、Si3N4膜２３をそれぞれ弗化水素酸、およ
び熱燐酸を用いてエツチング除去した後、選択的
に硼素イオンをイオン注入して第１図の６に示す
ように素子形成予定領域Ａにベース領域を形成す
る。
即ち、第７図に示すように該基板を熱燐酸
（H3PO4）によつて処理して、第６図に示した素
子形成領域上（ベース領域上）のSi3N4膜１２Ａ
をエツチングして除去し、該ベース領域上の表面
を平坦にするため、約2000Å程度エツチツクを行
い、その後露出したベース領域上にSiO2膜１７
を熱酸化によつて約1000Åの厚さに形成する。
（H3PO4）によつて処理して、第６図に示した素
子形成領域上（ベース領域上）のSi3N4膜１２Ａ
をエツチングして除去し、該ベース領域上の表面
を平坦にするため、約2000Å程度エツチツクを行
い、その後露出したベース領域上にSiO2膜１７
を熱酸化によつて約1000Åの厚さに形成する。
次に第８図に示すように、フオトリソグラフイ
法によつてベース領域が窓開きされたフオトレジ
スト膜１８を形成してから、該フオトレジスト膜
１８をマスクとして硼素原子（B+）をイオン入
してから該レジスト膜１８を除去して熱処理し、
前述した第１図のベース領域６を形成する。その
後、更に燐（Ｐ）、または砒素（As）等のＮ型不
純物原子をイオン注入して前述したエミツタ領域
７を形成してトランジスタを形成する。
法によつてベース領域が窓開きされたフオトレジ
スト膜１８を形成してから、該フオトレジスト膜
１８をマスクとして硼素原子（B+）をイオン入
してから該レジスト膜１８を除去して熱処理し、
前述した第１図のベース領域６を形成する。その
後、更に燐（Ｐ）、または砒素（As）等のＮ型不
純物原子をイオン注入して前述したエミツタ領域
７を形成してトランジスタを形成する。
以上述べたように、本発明の方法によれば、第
１のフイールド酸化膜２６の形成時に、マスクと
して用いたSi3N4膜２３が選択的に熱燐酸によつ
てエツチングされるため、Si3N4膜２３の下部の
Siエピタキシヤル層４が異常にエツチングされる
ことがなくなり、素子分離帯領域２９の基板表面
に溝や段差が形成されることがなくなり、高信頼
度の半導体装置が高歩留まりで得られる効果を生
じる。
１のフイールド酸化膜２６の形成時に、マスクと
して用いたSi3N4膜２３が選択的に熱燐酸によつ
てエツチングされるため、Si3N4膜２３の下部の
Siエピタキシヤル層４が異常にエツチングされる
ことがなくなり、素子分離帯領域２９の基板表面
に溝や段差が形成されることがなくなり、高信頼
度の半導体装置が高歩留まりで得られる効果を生
じる。
更に上記のように分厚く形成されたフイールド
酸化膜上にバイポーラトランジスタ等のICを構
成する素子間を接続するための配線を形成する
と、上記酸化膜が分厚く形成されているために上
記素子間を接続する配線の配設容量が低減し、
ICを構成するバイポーラトランジスタのスイツ
チング特性が向上し、従つて該バイポーラトラン
ジスタで構成されたIC自体の電気的特性も大幅
に向上する利点がある。
酸化膜上にバイポーラトランジスタ等のICを構
成する素子間を接続するための配線を形成する
と、上記酸化膜が分厚く形成されているために上
記素子間を接続する配線の配設容量が低減し、
ICを構成するバイポーラトランジスタのスイツ
チング特性が向上し、従つて該バイポーラトラン
ジスタで構成されたIC自体の電気的特性も大幅
に向上する利点がある。
第１図はバイポーラ型半導体装置の断面図、第
２図より第８図までは、従来の半導体装置の製造
方法の工程を示す断面図、第９図より第１３図ま
では、本発明の半導体装置の製造方法の一実施例
を示す工程の断面図である。 図に於いて、４はSiエピタキシヤル層、２１は
Si基板、２２，２４はSiO2膜、２３はSi3N4膜、
２５，２７はフオトレジスト膜、２６は第１のフ
イールド酸化膜、２８は第２のフイールド酸化
膜、２９は素子間分離帯領域を示す。
２図より第８図までは、従来の半導体装置の製造
方法の工程を示す断面図、第９図より第１３図ま
では、本発明の半導体装置の製造方法の一実施例
を示す工程の断面図である。 図に於いて、４はSiエピタキシヤル層、２１は
Si基板、２２，２４はSiO2膜、２３はSi3N4膜、
２５，２７はフオトレジスト膜、２６は第１のフ
イールド酸化膜、２８は第２のフイールド酸化
膜、２９は素子間分離帯領域を示す。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板上に該基板と逆導電型
のエピタキシヤル層を形成し、該エピタキシヤル
層の素子間分離帯形成予定領域上および素子形成
予定領域上に所定パターンの第１の二酸化シリコ
ン膜２２と窒化シリコン膜２３および第２の二酸
化シリコン膜２４を積層形成する工程、 該エピタキシヤル層上に第１のフオトレジスト
膜２５を形成後、素子間分離帯形成予定領域Ｃ上
の第１のフオトレジスト膜２５を窓開きする工
程、 該窓開きした第１のフオトレジスト膜２５をマ
スクとして素子間分離帯形成予定領域Ｃ上の第２
の二酸化シリコン膜２４を除去する工程、 前記第１のフオトレジスト膜を除去後、前記素
子間分離帯形成予定領域Ｃ上および素子形成予定
領域Ａ上の窒化シリコン膜２３並びに第２の二酸
化シリコン膜２４をマスクとして第１のフイール
ド酸化膜２６を形成する工程、 上記第１のフイールド酸化膜２６、および素子
形成予定領域Ａ上の第２の二酸化シリコン膜２４
をマスクとして素子間分離帯形成予定領域Ｃ上の
窒化シリコン膜２３を熱燐酸を用いて選択的に除
去する工程、 素子間分離帯形成予定領域Ｃ上の第１の二酸化
シリコン膜２２を除去してエピタキシヤル層４表
面を露出させた後、素子間分離帯形成予定領域Ｃ
に素子間分離帯形成用一導電型の不純物を導入す
る工程、 前記素子形成予定領域Ａ上の該窒化シリコン２
３をマスクとして第２のフイールド酸化膜をエピ
タキシヤル層上に形成する工程を含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56126531A JPS5827341A (ja) | 1981-08-11 | 1981-08-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56126531A JPS5827341A (ja) | 1981-08-11 | 1981-08-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5827341A JPS5827341A (ja) | 1983-02-18 |
| JPH038105B2 true JPH038105B2 (ja) | 1991-02-05 |
Family
ID=14937503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56126531A Granted JPS5827341A (ja) | 1981-08-11 | 1981-08-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5827341A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5780352A (en) * | 1995-10-23 | 1998-07-14 | Motorola, Inc. | Method of forming an isolation oxide for silicon-on-insulator technology |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51146186A (en) * | 1975-06-11 | 1976-12-15 | Hitachi Ltd | Diode device fabrication method |
| US4289550A (en) * | 1979-05-25 | 1981-09-15 | Raytheon Company | Method of forming closely spaced device regions utilizing selective etching and diffusion |
-
1981
- 1981-08-11 JP JP56126531A patent/JPS5827341A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5827341A (ja) | 1983-02-18 |
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