JPH0382560A - サーマルヘッド検査方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、複数の発熱抵抗体を有し、その発熱抵抗体
に通電することにより印字を可能とするサーマルヘッド
の検査方式に関するものである。

（ロ）従来の技術 シフトレジスタとラッチ回路とゲート回路を含んだドラ
イバーＩＣを複数個有したサーマルヘッドに対する従来
の検査方法を以下に説明する。

第６図は従来のサーマルヘッドの電気回路図であり、電
気的回路構成としては複数の発熱抵抗体６１と、複数の
ドライバーＩＣ６２と、熱制御用温度検出素子６３とか
ら成っている。

第７図はドライバーＩＣ６２の基本回路構成であり６４
ビツトのシフトレジスタ７７と６４ビツトのラッチ回路
７８と出力保護回路７９とドライバー８０とゲート回路
８１を備えている。７１は駆動ｔＩＸ接続端子、７２は
Ｂ、Ｅ、Ｏ信号端子、７３は５ＴＲＯＢＢ信号端子、７
４はＬＡＴＣＨ信号端子、７５はＤＡＴＡ　ＩＮ端子、
７６はＣＬＯＣＫ端子である。シフトレジスタの出力で
あるＤＡＴＡ　ＯＵＴ端子８２は次段のドライバーｆｃ
のシフトレジスタの入力であるＤＡＴＡ　ＩＮ端子に接
続される。

第６図に示す従来例は複数の発熱抵抗体を８個のブロッ
クに分けて時分割駆動を行う例でありその駆動タイミン
グチャートを第８図に示す。

駆動方法は、まずＣＬＯＣＫ信号に同期させながらシフ
トレジスタに入力ＬＡＴＣＨ信号にてラッチ回路に該印
字データをラッチさせる。次にドライバー８０が発熱抵
抗体を駆動可能な状態にする為のＢ、Ｅ、Ｏ信号をアク
ティブにし、５ＴＲＯＢＥＩ〜５ＴＲＯＢＥ８信号の駆
動パルスにてｌラインを８分割して印字を行う。

以上の印字動作が正しく行われることを検査する為に、
まず、ＤＡＴＡ　ＩＮ端子よりテストデータをＣＬＯＣ
Ｋ信号に同期させながら入力し、最終段ドライバーＩＣ
のシフトレジスタの出力であるＤＡＴＡＯＵＴ端子から
該テストデータが出力されることを確認し、全ドライバ
ーＩＣのシフトレジスタが正しく接続され動作すること
を確認する。次に、Ｂ。

Ｅ、Ｏ信号とストローブ信号のゲートロジック動作及び
ライン回路とドライバー８１の動作により発熱抵抗体が
駆動できることを検査する為に１ビツトのみ駆動させな
がら順次シフトし１ビツト分の駆動電流が流れることを
確認する。その他、ロジック系電源（ＶＤＤ）に於ける
消費電流や入力端子に於ける入力電圧、電力端子に於け
る出力電圧更に温度検出素子６３の接続確認を行い、最
後に印字テストを行い検査を終了する。

（ハ）発明が解決しようとする課題 しかし、このような従来の検査方式においては、ドライ
バー段のリーク電流が一箇所でも大きいところがあると
、１ビツト駆動チエツク時に駆動電流がオーバーしてい
ると判断してしまい、出力段の検査ができなくなるとと
いう問題があった。また、ドライバーＩＣに於けるシフ
トレジスタのシリアル接続に断線が生じていたり、ドラ
イバーＩＣ自体の不良があるような場合に、その不良箇
所より以降の１ビツトシフト駆動検査やシフトレジスタ
のシリアル接続検査が行えなくなるという問題があった
。

以上のことから各ドライバーＩＣ間のシリアル接続ライ
ンにテスト端子を設ける考案も出されてはいるが、各ド
ライバーＩＣ毎にテスト端子を設けると基板面積が大き
くなりコストアップを生じる。また任意のドライバーＩ
Ｃをはさむテスト端子に於いて、入力側（ＤＡＴＡ　Ｉ
Ｎ端子）よりデータを入れて該ＩＣ単独チエツクを行う
ことも考えられているが、通常のドライバーＩＣのＤＡ
ＴＡ　ＯＵＴ出力回路では、前記ドライバーＩＣのＤＡ
ＴＡ　ＩＮ端子にデータを入力すると、その前段のＤＡ
ＴＡ　ＯＵＴ端子の出力回路に悪影響を及ぼす可能性が
ある。

本発明はこのような事情を考慮してなされたもので、ド
ライバーＩＣに対して比較的簡単な回路を追加すること
で前記問題点を解決できる。

（ニ）課題を解決するための手段 この発明は、印字ドツトに対応する複数の発熱抵抗体と
、その発熱抵抗体を通電制御する複数の駆動回路素子、
シフトレジスタ、ラッチ回路御およびゲート回路を含ん
だドライバーｔＣを複数個有し、前記シフトレジスタに
より全ドライバーＩＣがシリアル接続されたサーマルヘ
ッドに対して、前記ドライバーＩＣにて発熱体を順次１
個ずつ駆動しその時の駆動電源に於ける消費電流の変化
を測定することによりサーマルヘッドの検査を行うサー
マルヘッド検査方式である。

上記ドライバーｔＣにはテスト端子とデータ人力ゲート
回路を設け、テスト端子をアクティブにすると、該ゲー
ト回路により前段のドライバーＩＣのシフトレジスタ出
力を遮断し、前々段のシフトレジスタ出力を入力するよ
うに配線し、不具合なドライバーｔＣが発見された場合
には該ｔＣを回避してシリアルデータ転送が行えるよう
に予めサーマルヘッドを構成しておくことが好ましい。

出力段の駆動動作を検査する場合には、発熱抵抗体を端
から順次１個ずつ駆動し、その時の駆動電源に於ける消
費電流の増加分（即ち発熱抵抗体１個分の駆動電流）を
測定することにより検査を行う。従って、この方式に用
いる検査装置は発熱抵抗体を駆動する前の駆動電源に於
ける消費電流を一旦記憶する手段を有することが望まし
い。

（ホ）作用 ドライバーＩＣによって発熱体が順次ＩＩＩずつ駆動さ
れその時の駆動電源の消費電流が測定されるので、その
値の変化によりドライバーＩＣの良否が判定される。

また、サーマルヘッドのドライバーＩＣにテスト端子と
データ入力ゲート回路を設けておけば、テストモードに
おいては一旦不具合と見なされたドライバーＩＣをとば
して再度検査することにより全ドライバーＩＣを検査で
きる。また、検査装置に初期の駆動電源における消費電
流を記憶してから発熱抵抗体を１個ずつ順次駆動して電
流増加分を測定すれば、検査の対象となるドライバー出
力以外でのリーク電流があっても正しく検査を行うこと
ができる。

（へ）実施例 以下、この発明の実施例を図面により詳細に説明する。

第１図はこの発明の一実施例を示す電気回路図であり、
電気的回路構成としては従来例と同様に、複数の発熱抵
抗体Ｒ１−Ｒ２Ｇ４Ｂを備えたアレーｌと、シフトレジ
スタ、ラッチ回路、ドライバーおよびゲート回路からな
る従来の回路に、テスト端子とデータ入力ゲート回路を
加えたドライバー集積回路！（，１〜ＩＣ３２からなる
ドライバーＩＣ群２と、サーマルヘッドの温度を検出す
るサーミスタ３とから構成される。

第２図はこの発明の実施例に用いられるドライバー集積
回路の基本回路図であり、ＴＥＳＴ端子８４とＴＥＳＴ
　ＤＡＴＡ端子８３を入力にもつデータ入力ゲート回路
８５を備え、その他の構成は第７図と同等である。

第３図および第４図は前記ドライバー集積回路０）ＤＡ
ＴＡ　ＩＮ端子７５、ＤＡＴＡ　ＯＵＴ端子８２、ＴＥ
ＳＴ　ＤＡＴＡ端子８３及びＴＥＳＴ端子８４の結線を
示す回路図である。ＤＡＴＡ　ＣＵＴ端子８２は従来通
りの次段ＤＡＴＡＩＮ端子への接続に加え、次々段ＴＥ
ＳＴ　ＤＡＴＡ端子８３へも接続されている。

出力ビツト検査に於いて、１ビツトずつシフトさせなが
ら駆動し、駆動電源の消費電流増加分を測定する場合、
例えば、第３図の集積回路ＩＣ３が不良であった時に集
積回路ＩＣ２からのデータが６４回のシフト動作後集積
回路ＩＣ４に出力されず、集積回路１．０４〜ＩＣ３２
までは出力ビツト検査ができない。そこで、ＴＥＳＴ端
子８４を“Ｈｉｇｈ０レベルにすると、第２図から分か
るように、シフトレジスタに取り込まれるデータ入力端
子が、それまでのＤＡＴＡ　ＩＮ端子からＴＥＳＴ　Ｄ
ＡＴＡ端子に切り換わる。従って、−旦、集積回路ＩＣ
３が不良と判断された場合には、再度集積回路ＩＣＩか
らデータを入れ直し集積回路ＩＣ２よりデータが出力さ
れるタイミングでＴ　ＥＳＴ端子を“Ｈｉｇｈ”にする
と前記ＩＣ２の出力データは集積回路ＩＣ４に入力され
ることになる。集積回路ＩＣ４にデータが取り込まれた
後は、再度、ＴＥＳＴ端子を“Ｌｏｗ”に戻すことによ
り集積回路ＩＣ４以降の検査を続行することができる。

第５図は出力ビツト検査の手順を説明するフローチャー
トであり、まず最初に、全出力ＯＦＦ状態でのリーク電
流ＩＬを測定し、次にＤＡＴＡ　ＩＮ端子を“Ｈｉｇｈ
“にしてｌクロック分のパルスを入力して第１ビツトの
みにデータを入力する。続いてＤＡＴＡ　ＩＮ端子を“
Ｌｏｗ”にして１ビツトのみを駆動できるようにする。

この状態でＬＡＴＣＨパルスを入力すると、第１ビツト
のラッチ回路にデータが入り、５ＴＲＯＢＥ信号をＯＮ
することにより第１番目の発熱抵抗体のみを駆動するこ
とができる。この時の駆動電圧ＶＨに於ける消費電流を
測定し、５ＴＲＯＢＥ信号を０ＦＦＪ、た後、前記のリ
ーク電流との差をとることにより第１番目に流れる発熱
抵抗体に流れる電流が分かる。この電流が基準の範囲内
に入っていることをチエツクし、問題なければ更に１ク
ロツクパルスを入力してシフトレジスタの第１ビツトの
データを第２ビツトに送る。続いて前記同様にＬＡＴＣ
ＩＩパルスを入力し５ＴＲＯＢＥ信号をＯＮとして第２
番目の発熱抵抗体のみを駆動し前記同様の電流チエツク
を行う。以上のようにして順次出力ビットのチエツクを
行うが、異常が確認された時は、この不良集積回路が何
番目のものかを一旦記憶した後、再度不良集積回路の前
段集積回路の最後ビット（６４ビツト目）までデータを
シフトさせてＴＥＳＴ端子を“旧ｇｈ”とし、ｌクロッ
クパルスを入力すると、前記の不良集積回路をとばして
次の集積回路の第１ビツト目にデータが入力される。以
後は前記同様にして順次１ビツトずつシフトさせながら
チエツクする。

以上の例は、ｌケの不良集積回路をとばしてチエツクす
る例であるが、連続して２個の不良があった場合には、
連続する２個の不良集積回路が何番目のものであるかは
分かるが、それ以後のチエツクができなくなる。しかし
、この場合でも第４図のように２ケとばしてＤＡＴＡ　
ＯＵＴ端子−ＴＥＳＴ　ＤＡＴＡ端子の結線を行うと解
決する。更に結線を変え任意の個数とばすようにできる
。

以上のように、比較的簡単な回路をドライバー集積回路
に追加し結線を工夫することにより、簡単に不良集積回
路を発見することができる。

なお、上記実施例においてはサーマルヘッドの８分割駆
動について説明したが、この発明はそれに限定されるも
のではない。また、ドライバー集積回路のビット数も６
４ビツトに限るものではない。

（ト）発明の効果 この発明によれば、サーマルヘッドのドライバーＩＣ（
集積回路）に簡単な回路を追加することにより、サーマ
ルヘッド基板上に多数のテストポイントを設けることな
く簡単な方法で不良ＩＣを発見することができ、サーマ
ルヘッド自体もコンパクトで安価となり得る。又フォイ
スダウニボンディング法によって取付けられたドライバ
ーＩＣに対しては以上の方法により不良が発見できる為
、不良品のみを交換することで歩留りが向上し、トータ
ルコストが軽減できる。

【図面の簡単な説明】

第１図はこの発明の一実施例の電気回路図、第２図はこ
の発明のドライバーＩＣ（集積回路）の基本回路図、第
３図および第４図は第１図に示す実施例のドライバーＩ
Ｃの接続回路図、第５図は検査工程を説明するフローチ
ャート、第６図は従来のサーマルヘッドの電気回路図、
第７図は従来のドライバーＩＣの基本回路図、第８図は
第６図に示すサーマルヘッドの８分割駆動時のタイミン
グチャートである。 ｌ・・・・・・発熱抵抗体アレー ２・・・・・・ドライバーＩＣ群、 ３・・・・・・温度検出素子、 ８５・・・・・・データ入力ゲート回路、８４・・・・
・・ＴＥＳＴ端子、 ８３・・・・・・ＴＥＳＴ　ＤＡＴＡ端子。 第

Claims (1)

【特許請求の範囲】
1. １、印字ドットに対応する複数の発熱抵抗体と、その発
   熱抵抗体を通電制御する複数の駆動回路素子、シフトレ
   ジスタ、ラッチ回路御およびゲート回路を含んだドライ
   バーＩＣを複数個有し、前記シフトレジスタにより全ド
   ライバーＩＣがシリアル接続されたサーマルヘッドに対
   して、前記ドライバーＩＣにて発熱体を順次１個ずつ駆
   動しその時の駆動電源に於ける消費電流の変化を測定す
   ることによりサーマルヘッドの検査を行うサーマルヘッ
   ド検査方式。