JPH0393258A - デイスクリートチップを使用した３次元集積回路構成 - Google Patents

デイスクリートチップを使用した３次元集積回路構成

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JPH0393258A
JPH0393258A JP2230469A JP23046990A JPH0393258A JP H0393258 A JPH0393258 A JP H0393258A JP 2230469 A JP2230469 A JP 2230469A JP 23046990 A JP23046990 A JP 23046990A JP H0393258 A JPH0393258 A JP H0393258A
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substrate
network
conductive
chip
feedthroughs
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JP2230469A
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Michael J Little
マイケル・ジェイ・リトル
Jan Grinberg
ジャン・グリンバーグ
Hugh L Garvin
ヒュー・エル・ガービン
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Raytheon Co
Original Assignee
Hughes Aircraft Co
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Publication date
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は高密度集積回路（ＩＣ）の構造、特にディスク
リー｝ＩＣチップの集まりを使用する多層３次元構成に
関する。
（従来の技術及び発明が解決すべき課！１１）多くのデ
ータラインを有する高密度回路を使用するマイクロエレ
クトロニツクシステムに対し要求が高まっている。この
様なシステムは従来、！＜ッケージにシールドされたＩ
Ｃ回路をあらかじめ組み立て、プリント回路基板に搭載
し、コネクタパックプレーンおよびワイヤリング／＼−
ネスの手段により、回路パッケージ間の相互接続を形成
して組み立てられていた。その様なシステムのサイズ，
重さ，および消費電力を小さくするために、単一パッケ
ージの中に複数のチップがシールされていた。このマル
チパッキング手法は最も低いパッキングレベルで集積度
を上げ、システムのサイズ，重さ，消ｆ！ｔ電力を改善
する。
この最も低いパッキングレベルでのより高い集積度は、
物理的構造および並列計算のアプローチを再構成する新
３次元マイクロエレクトロニクス技術により達成されて
いる。３次元コンピュータは膨大な数の並列プロセッサ
（通常１０４〜１０′′）を細胞状に配置し使用する。
多大なシステムレベルでの優位性を持つこのプロセッサ
により、幅広い高度な応用が達成できる。膨大な数のデ
ータライン（通常１０４〜１０６）を操作するために、
ウエハーをスタックする手法が取られ、特別に処理され
たフィードスルー法により電子信号が各々のウエハーを
通り抜ける。ウエハーはマイクロブリッジ法により相互
接続されている。
３次元コンピュータは、グリンバーグ等に与えられた米
゛国特許第４．５０７．７２８号とナッド等に与えられ
た米国特許第４．７０７，８５９号に記載されており、
ヒューズ・エアクラフト社に譲渡されていて、この発明
の譲受人である。図１に示すように、複数のアレイ●プ
ロセッサ要素が形成され、モジュールの縦方向のスタッ
クで構成されている。モジュ−ルは機能面２，４．６の
ように配置されている。
同種の機能タイプのモジュールは各々の面に位置付けら
れている。例えば、コンパレター・モジュール８は面１
２上に、記憶モジュール１０は面４上に位置付けられる
であろう。特にモジュール１２を含む而６は、画像処理
機能を実行するのに使われる。必要な追加面が而６の下
に付加され、処理機能が完成する。
各要素プロセッサは、モジュール８．１０．１２の縦方
向のスタックで構成される。各プロセッサは単一データ
・エレメント操作で動作するように設計されている。デ
ータ・パスを介して各プロセッサのモジュール間に信号
が伝送される。例えば、データ・パス１４を介して、モ
ジュール８と対応するモジュール１０との間を信号が受
け渡される。同様に、データ・パス１６を介して、モジ
ュール１０と対応するモジュール１２との間を信号が受
け渡される。
一般的なプロセッサは、２次元画像解析に対して使用さ
れる様になっている。画像処理において、フォトセンサ
２０の配列１８により、画像は要素プロセッサで使用す
るのに適した２進形式に変換される。フォトセンサ２０
はマトリクス状に配置されており、要素プロセッサの各
々に１９のフォトセンサ２０が設けられている。フォト
センサ２０の数（即ちプロセッサの数）は、解析される
画像２２が分割されるピクチャエレメント（画素）の数
に対応する。各フォトセンサ２０は、センサ出力信号を
データパス２４を介して対応するコンパレータモジュー
ル８に供する。そして、それはコンパレータ人力信号と
して現れる。センサ出力信号の大きさは、画像２２の対
応する画素の輝度に比例する。
個々の面２．４．−６は、別々のウエハートとして実現
され、各ウエハーは回路要素間を、モノリシックに集積
した相互接続を有する上部表面に分配された単一のＩＣ
を持している。スタック中の近接したウエハー間の相互
接続は、上部表面のＩＣから下部表面へウエハーを貫通
する導電性フィードスルーと、ウエハーの上部および下
部側の両方に接触するバネ接点の集合により形成される
。
ウエハーの上部側のバネ接点は、ＩＣ上の選択された位
置と電気的な接点を形成する。一方底部のバネ接点は、
選択されたフィードスルーに電気的に接続する。バネ接
点は、ウエハーの上部の１９１９が反対側を支えて、上
にある次のウエハーの底部の対応するバネ接点へ電気的
に接続するように位置付けられている。フィードスルー
は、アルミニュームの熱移動により形成される。一方、
バネ接点はマイクロブリッジとして実現される。双方の
技術は、ヒューズ・エアクラフト社に譲渡された米国特
許第４．２３９．３１２号と米国特許第４．２７５．４
ｌＯ号に記載されている。
一方、上述したプロセッサは、回路素子の非常な高密度
化を提供するが、汎用設計されたＩＣが各々のウエハー
上に作られ、他の目的に供することができないという意
味において限界がある。さらに、各々のウエハーは一般
的に、（ＣＭＯＳ，バイボーラ，１２Ｌ等）のような回
路素子の単一クラスに限界がある。回路設計の柔軟性に
おける自由度のより大きいものを提供する高密度回路パ
ッキングへの異なるアプローチが、Ｒ．Ｏ．　力一ルソ
ン等による”　Ａ　Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｃｏｐ
ｐｅｒ／Ｐｏｌｙｌｍ１ｄｅ　Ｏｖｅｒｌａｙ　Ｉｎｔ
ｅｒｃｏｎｎｅｃｔｉｏｎ　　により開示されている［
第８回国際電子パッキング会議，１１月７−１０．１９
８８］。このアプローチで、組み立て式に作られたディ
スクリート”ｏｆｆ−ｓｅｔ−ｓｈｅｌｆ’　　ＩＣチ
ップが、単一層に集積，相互接続可能である。回路設計
の変更は、必要に応じた相互接続の変更を伴う、ディス
クリートチップの変更により調整可能である。分離チッ
プは、アルミナまたはシリコンフレームを切り開いた開
口にセットされ、デュポン社の’Ｐｙｒａｌｉｎのよう
な加熱可塑性の樹脂で接着固定される。フレームの厚さ
は、シリコンチップよりももっと小さいものが選択され
、通常２０ミルである。フレームは約５０ミルの厚さの
アルミナまたはシリコン基板に接着され、熱放射する。
チップは互いに大変隣接した位置に置かれる：５−１０
ミルが上記典型的チップの間隔であり、くぼみの間隔て
ある。
まずポリイミドシ一トがフレームにラミネートされる。
次にコンピュータ制御されたレーザービームが、チップ
上の選択された位置の下方のポリイミド・シートを通す
バイアス（ｖ　ｉ　ａ　ｓ）を開口するのに使用される
。チップ間の金属化相互接続は、全面に渡る薄い粘着性
の金属のスパッタリングにより、形成され、その後銅箔
スパッタリング、銅プレーティング、最終的な粘着性の
金属スパッタリングが行なわれる。金属は、コンピュー
タ制御されたレーザー・ビームでネガレジストを露光さ
せ、エッチングで非所望の金属化を除去して相互間接続
網にパターン化される。金属化は、バイアス（ｖ　ｉ　
ａ　ｓ）を通して下に延び、チップ上の選択された位置
に接触する。連続する信号層は、ポリイミド絶縁体にス
プレーあるいはスビニングすることにより形成され、レ
ーザーで下にある金属層までバイアス（ｙ　ｉ　ａ　ｓ
）を開け、金属を推積しおよびフォトレジスト／エッチ
ング処理でパターン化することにより構築される。
一方、記述してきたアプローチはチップだけの高密度パ
ッキングを提供しているが、２次元配列に限界があり、
３次元スタックには応用できない。
つまり熱伝導損失基板の使用は、電気的に分離されてい
る下の他のレベルへの相互接続を達成するために、素子
の下側を使用するのを妨げている。
組み立ての構成はまた、金属化相互接続（゜ルーチング
゜　（経路））または個々のチップの有効なテストを難
しくしている。もしルーチングがテストされ、欠陥が発
見されれば、その組み立てが放棄されるか、ルーチング
が修正されるであろう。
組み立てが放棄される場合、ルーチングの形戊に先立っ
てすでに位置付けされているチップが、失われるであろ
う。それを剥がし、またつけることによりルー゛チング
が修正される場合、チップ下側への悪影響という欠点が
ある。他方、組み立てが完了してルーチングが修正され
たが再度チップに欠陥が発見された場合、下側のルーチ
ングを剥がし、欠陥チップを除去し、ルーチング網全体
をリフォームする必要がある。
本発明は、高密度２次元パッキングや、カールソン等の
アプローチによるディスクリートチツブの柔軟性のある
設計が可能で、更に３次元スタックに使用可能で、より
高密度の回路を提供できるＩＣパッキングの構造を提供
する事にある。本発明はまた、カールソン等のアプロー
チによる欠陥のあるルーチングまたはチップの修正に特
有の非効率化を解決する。
（課題を解決するための手段） 本発明によれば、複数のディスクリートＩＣチップは、
基板の一側に延長したくぼみに保持され，他方、複数の
導電性フィードスルーは、基板を貫通する。ＩＣチップ
は、基板の１９の面に沿ったフィードスルーに選択的．
電気的に接続され、フィードスルーは選択されたチップ
パッドと基板の反対側との間に電気的パスを設定する。
薄膜キャパシタはまた、ＩＣチップの下にあるくぼ７み
の領域に位纜付けられ、高速回路チップを達成するため
に結合減少されたキャパシタとして機能する。
好ましい実施例では、相互接続ルーチングは、ＩＣチッ
プの基板の反対側に位置付けられ、フィードスルーおよ
び裏側のルーチング網を伴うフィードスルーのチップを
相互接続することにより、所望のチップーチップ相互接
続を実現する。ルーチングは、意図的にチップを相互接
続するのにホトリソグラフィーにパターン化され、交互
に積層された導電性と非導電性のネットワーク層で構成
される。基板は、一般的にＩＣチップと熱的にマッチン
グする材質で形成される。たとえばシリコンチップの場
合、基板はシリコンまたは窒化アルミニュームのどちら
かである。
組み立てられた回路パッケージの数は、マイクロブリッ
ジバネの配列手段により相互接続された連続する層を３
次元スタックの多重層として形威される。゜基板下側に
ルーチングを位置づけると、この構造が容易に得られる
。
本発明の更なる特徴および優位性は、当業者にとって以
下に示す添付図面を参照し好ましい実施例の詳細な記述
から明らかであろう。
（実施例） 図２は高密度マイクロエレクトロニクス回路が形成され
る方法および、３次元回路のためのキャパシティーのス
タックを図示している。ウエハー基板２６には、マシー
ニング（ｍａｃｈｉｎｉｎｇ）またはエッチングにより
くぼみ２８の配列が形威される。くぼみ２８は、その中
におかれる対応するディスクリートＩＣチップ３０より
もわずかに大きい領域のサイズに決定される。またくぼ
みはチップより深く、これによりくぼみにチップを保持
するために使用する熱塑性の接着剤の厚みのコンブライ
アンスが許容され、チップが置かれた時にこの上部表面
が平面になるようにする。
基板２６は、単一のウエハーもしくは、上層にチップの
開口と、下層に固体面とを有する２層のいずれかで形成
される。基板はシリコンのような半導体もしくは、セラ
ミックから形成される。シリコンチップの場合、窒化ア
ルミニュームセラミックは、熱導電率が高く、シリコン
チップに適した良好な熱膨張率を提供する。しかしなが
ら、アルミニュームの熱移動処理が、基板のフィードス
ルーを形成するのに使用される場合（以下に記述する）
、シリコンが基板に使用される必要がある。
フィードスル−３２の配列は、基板２６の上面および下
面を貫通するよう延長する。フィードスルーは導電性で
あり、アルミニューム熱移動処理、またはエッチングか
レーザードリルにより基板を貫通して形成された穴を電
気メッキして形成される。アルミニューム熱移動処理は
、米国特許第４．２３９．３１２号と米国特許第４．２
７５．４１０号に開示されている。
フィードスル−３２の上部端は、ホトリソグラフィー手
法により形成された相互接続網により、ＩＣチップ３０
上の選択されたコンタクトパッドに接続され、これはコ
ネクタワイヤ３４として機能的に図示されている。この
ようにフィードスルー３２は、ｔＣチップ３０上の選択
されたポイントと基板２６の下側との間の電子的パスを
形成する。
図３は支持フレーム３６に支えら．れた基板２６の簡易
図である。フレームは、上部および下部環状リング３８
および４０からなっており、それぞれフレームを一緒に
積み上げて接続する接続ボルトが開口４２に配されてい
る。２つのリングの外側の直径は等しく、一方リング３
８の内側の直径はリング４０のそれより大きく、リング
４０の上部内側表面にステップを形成する。基板２６は
このステップに接着固定される。リング４０は、基板の
下側にあるマイクロブリッジコネクター４０を接続する
ために、基板の下にスペーサーを設定する。マイクロブ
リッジコネクター（米国特許第４．２３９．３１２号と
米国特許第４．２７５，４１０号に開示されている）は
、基板の下側にあるルーチングメタライゼーション（不
図示）を通して、選択されたフィードスル−３２に接続
される。一方上述したように、フィードスルーは、基板
の上側にくぼませたＩＣ回路の選択されたポイントへ電
気的に接続される。この回路素子への接続はまた、上部
基板表面上のマイクロブリッジコネクタ４６のほかのセ
ットによりなされる。基板上側のコネクター４６は、基
板下側のコネクター４４に対して９００回転される。こ
れはコネクターのセットおよび上下基板に近接して配置
されたコネクターの間の良好な接続を容易にする。下側
のマイクロブリッジコネクター４０は、下側のリング４
０の厚みの半分以上下に延長し、基板下側から上へ延長
するコネクタで良好な接続を形成する。
図４は、基板２６の３次元に組み立てられたスタックを
簡易形式で示す図である。各基板は、マイクロブリッジ
コネクターを通して、近接している上下の基板と電子的
に接続し、その結果各々の基板を通り抜ける連続するデ
ータパスを形成できる。スタックのすぐ上下に位置付け
られたＩ／Ｏコネクター４８と５０は、それらが持つマ
イクロブリッジコネクターにより、基板スタックに同様
に接続され゜る。
スタックは、フレーム３６と上下のカバープレート５２
と５４の中の整列された開口を通して延びている組み立
てボルト５０で強く保持されている。外側基板の周囲が
フレームの内側の一部とオーバラツプしているように見
える。これにより、物質が連ねられ、基板が耐振動パッ
ケージ内に強くパックされる。
図５は、本発明の若干の変形された構成の分解図である
。ここではモリブデンの上部および底部のプレート５６
および５８が設けられ、アルミプレート６０は上部モリ
ブデンプレート５６のすぐ下に近接しておかれる。フレ
ームを延ばす代わりに、ホールが接続ボルト用に形成さ
れている一対の対向したスチールタブ６２によって、Ｉ
Ｃ基板２６は支えられている。連続する基板は、セパレ
ートスペーサ一部材６４により分離され、セパレートス
ペーサ一部材６４はＩＣに合わせた中央の開口６６を有
し、対向したサポートタプにより同様に支持されている
。スタックの最下部にあるプリント回路基板６８は、Ｉ
／Ｏ機能を発揮する。
図６には基板２６にセットされたＩＣチップ３０の詳細
図と共に、基板の別の支持材が示されている。ＩＣチッ
プ３０は、熱可塑性接着剤で対応するくぼみ８に固定さ
れている。最初に接着剤がくぼみにつけられ、次にチッ
プが置かれ、最後に組み立て回路が暖められて接着剤が
固まる。接着剤は熱導電性で、チップから基板へ熱を伝
導する。
異なるチップの厚みを計算に入れてアセンブリーを上部
表面で平坦にするために、まずチップが個々のくぼみの
接着剤の上にそっと置かれ、そして全てのチップは、そ
れら上部の面と基板上部の面とが一致して同一フラット
面になるまで下に押えられる。この様に、ｆツブは個々
の厚みに基づいて異なる量で、個々のくぼみに押さえ付
けられる。
図６はまた、マイクロブリッジ◆コネクター・スプリン
グ４４と４６を拡大して示しており、図７に関連して以
下に論じらる相互接続ルーチングは省略されている。そ
れらは、マイクロブリッジ下の開口領域の高さが、基板
を横断する歪みを十分に補償するように制作され、その
結果、全接点の完全な相互接続が、確実に達成される。
マイクロブリッジを作成するために、好ましくは５０ミ
クロンまたはそれより厚く作られているスペーサーは、
まず基板に蒸着または電気メッキさる。次にスプリング
接点がスペーサーの上に蒸着される。
最後にスベーサーがエッチングされ、独立した柔軟なマ
イクロブリッジが残る。対向した基板のマイクロブリッ
ジ間の良好な接触を保つために、各々のマイクロブリッ
ジは、マイクロブリッジの構造化された層と同時に真空
蒸着されるインジウム・スズソルダで表面コーティング
される。３次元スタックを組み立てると次に、基板は、
ソルダの融点（約１５０℃）に暖められ、マイクロブリ
ッジ同志の対を融合し、その結果恒久的で大変確実な接
続となる。
基板フレームの別の設計を図６に示す。それは銅または
高い熱伝導率を有するその他の材料のブロック７０から
なっていて、基板の表面エッジに接着され、外付け放熱
板として動作する。
図７は本発明の好ましい実施例を使用した相互接続ルー
チングの一構成を示す図である。ＩＣチップが固定され
ている基板の上部表面にルーチングを形成するよりは、
チップの反対にある、基板の下側にルーチングを移した
ほうが良い。チップ上部表面に只１９残されたルーチン
グは、フィードスルー３２にチップを接続し、このフィ
ードスル−３２は電気信号を底部のルーチングに送り込
む。
この新しいルーチング構成で、チップが基板に挿入され
る前に、ルーチングをテストすることができる。もしル
ーチング内の欠陥が発見された場合、それらはチップを
損傷する危険性なしに修理、またはチップを失うこと無
く基板を破棄することが可能である。
Ｉｃチップがすでに基板につけられている場合でも、下
側にあるルーチング配置のおかげで欠陥チップをより容
易に修理できる。フィードスルーにチップを接続してル
ーチングした単一層の場合だけ、剥がして欠陥チップを
置き換えるかまたは修理する必゛要がある。以上により
、ルーチングの再配置した単一層だけが、新しいチップ
が置かれた後に、制作される必要がある。
基板の上側にあるルーチングは、絶縁層７４で基板から
一定間隔あけられた金ｆｉｌｔ７２の単一ネットワーク
により構成される。導電性信号ライン７２は、アルミ，
銅，金のような適切な金属により予め形成され、一方絶
縁体７４はポリイミドのような有機金属または、Ｓ１０
２のような無機物質から形成される。導電性ライン７２
の金属化パターンは、標準ホトリソグラフィー技術によ
り、絶縁層７４上に形成される。開口または“バイアス
（ｖｌａｓ）　”　７　５は絶縁層７４を通り所望の位
置に形成され、フィードスル−３２とＩＣチップ３０と
で金属ラインを相互接続する。
各くぼみ内の個々のＩＣチップの位置に多少の許容誤差
があるので、実際のチップの位置はマイクロスコープま
たはＴ，Ｖ，カメラで確認され，格納される。格納され
たチップの位置は金属化層７２の適用を制御するために
使用され、金属層７２の適用はマイクロエレクトロニク
ス製造法を利用した標準薄膜金属処理によりなされる。
バイアス７５は、金属化に先だった絶縁層７４を貫通す
るレーザードリリングで形成される。、もしくは通過位
置をホトレジストスポットでキャップしながら金属化処
理を行ない、レジストスポットをエキシマレーザーまた
はオキシゲン非活性プラズマを使って溶解して新しく露
出したエリアの絶縁層を除去し、このようにして形成さ
れたバイアスを金属化することにより形成される。
基板の下側の主要なルーチングは、交互に積層された絶
縁体７６および金属化された相互接続用のリード・ネッ
トワーク７８とよりなる。導電性リード線は、図示した
ページ面に沿うと共にページの中及び外へ延び、これら
は基板の他の面上にあるＩＣチップからの信号を伝送す
るフィードスル−３２の２次元配列を相互接続できる。
基板に．近接した金属化ネットワーク７８は、基板に近
接した絶縁層７６のバイアス８０を通るフィードスル−
３２に接続する。金属化ネットワークの連続する層間゛
の相互接続は、絶綽層を介在する占有バイアスで貫通さ
れる。基板の下側のルーチングは、標準ホトリソグラフ
ィー技術を連続的に適用して形成される。下側ルーチン
グの底部にあるマイクロブリッジ４４は、明示の目的で
長手方向に図示されているが、実際には上部マイクロブ
リッジ４６に直交するように９０″回転されている。
薄膜キャパシタ８２は、ＩＣチップの下のくぼみ領域に
推積されている。これにより、基板キャリヤの上または
下にバルクキャパシタを取り付ける必要がなくなり、Ｉ
Ｃチップのデカップリングが高密度なパッキングで効果
的に達成される。キャパシタ８２の下側は、フィードス
ル−８４およびルーチングネットワークにより正電源へ
接続され、一方キャパシタの上側は、それら個々のチッ
プに接続され、チップは通常接地される。キャパシタは
過渡電流を供給し、チップと電源接地リップル間のクロ
ストークを下げる。
基板材料の選択は、幾つかの要因に依存する。
一般的に、シリコンまたは窒化アルミニュームのどちら
かが使用される。シリコンは熱伝導率が良い利点があり
、シリコンＩＣチップと熱的にマッチングし、アルミニ
ューム●マイグレーションによるフィードスルーの形成
が可能である。他方、窒化アルミニュームは熱損失率が
高く、レーザで穴あけされたフィードスルーを支持でき
、シリコンより絶縁性があり、従ってＩＣチップへの浮
遊要領が無視できる程度で、信号処理速度がより早い。
窒化アルミニュームのフィードスルーの形成において、
レーザーからの熱は基板材料を分解して、窒素を放出し
、貫通内に導電性アルミニューム・パスを形成する。
ここで記述されているＩＣアセンブリによれば、個々の
基板上のＣＭＯ．Ｓ．バイボーラ，ＥＣＬ，１２Ｌ等の
ような異なる型のチップを結合して使用することができ
る。この様に本発明は従来の３次元ウエハースタックよ
りもかなり高い回路設計の自由度を提供でき、更に以前
は利用できなかった単一基板における異なる型のチップ
の組み合わせを３次元的に実現できる。
本発明の実施例を個々に図示し説明４してきたが、本発
明の趣旨および範囲を逸脱しないかぎりにおいて、当業
者に数々の変形実施が可能である。例えば、個々の基板
のくぼみに、もう１個のディスクリートＩＣチップを取
り付けるというようにである。従って、添付した請求項
の範囲内において、本発明は明細書に記載されたちの以
外を実施できる。
【図面の簡単な説明】
第１図は、上述した、ウエハーにスタック，結合したホ
トセンサー配列で実現された要素プロセッサの、従来の
多重レベルマトリクスの部分斜視図、 第２図は、本発明にしたがったディスクリートＩＣチッ
プをその中に持つ基板の分解斜視図、第３図は、本発明
にしたがった組み立て回路の断面図で、フィードスルー
およびマイクロブリッジを示す図、 第４図は、第３図で示した組み立て回路の３次元スタッ
クの断面図、 第５図は、組み立て回路の３次元スタックの分解斜視図
、 第６図は、要求されたチップ．マイクロブリッジコネク
ター　キャリヤーを示した一回路パッケージの断面図、 第７図は、フィードスルーおよびディスクリー｝ＩＣチ
ップから基板の対向面上の電気的ルーチングを示す組み
立て回路の部分断面図である。 ２６・・・ウエハー基板、３０・・・ディスクリートｌ
Ｃチップ、３２・・・フィードスルー

Claims (26)

    【特許請求の範囲】
  1. （１）第１および第２の対向面を有し、第１面から基板
    に延長した複数のくぼみを有する基板と、基板上の個々
    のくぼみに保持された複数のＩＣチップと、 上記第１および第２面間の基板を貫通する複数の導電性
    フィードスルーと、 上記ＩＣチップを基板の第１面に沿って前記フィードス
    ルーに電気的に接続し、前記フィードスルーが上記チッ
    プと基板の反対側との間に電気的パスを設定する接続手
    段と、 を有する集積回路（ＩＣ）構成。
  2. （２）上記第２基板面に近接した上記フィードスルーを
    相互接続する導電性接続のネットワークを有することを
    特徴とする請求項１に記載のＩＣ構成。
  3. （３）上記ネットワークは交互に直列接続された導電性
    と非導電性のネットワーク層からなることを特徴とする
    請求項２に記載のＩＣ構成。
  4. （４）上記導電性ネットワーク層がホトリソグラフィー
    的にパターン化され、上記ＩＣチップ間の所望の相互接
    続を設定する請求項３に記載のＩＣ構成。
  5. （５）少なくともいくつかの上記くぼみの内に個々に設
    けられ、上記くぼみのＩＣチップに１つの側が電気的に
    接続される、薄膜キャパシタと、基板を通過し、上記ネ
    ットワークに上記キャパシタの他の側が電子的に接続さ
    れる導電性フィードスルーとを有することを特徴とする
    請求項２に記載のＩＣ構成。
  6. （６）上記基板が、上記ＩＣに一般的に熱的にマッチン
    グする材料から形成される請求項１に記載のＩＣ構成。
  7. （７）上記ＩＣチップが、シリコンで形成され、上記基
    板が、シリコンおよび窒化アルミニュームからなるグル
    ープより選択された材料で形成される請求項６に記載の
    ＩＣ構成。
  8. （８）第１および第２対向面と、第１面から基板に延長
    する個々のＩＣチップを受けるように設けられた複数の
    くぼみとを有する基板とが、 上記第１および第２面間の基板を貫通し、上記基板の第
    １面側から上記くぼみにあるＩＣからの接続を受けて、
    上記ＩＣから上記基板の反対側に電気信号を伝送する複
    数の電気的導電性フィードスルーとを有する集積回路（
    ＩＣ）キャリヤ。
  9. （９）上記第２基板面に近接した上記フィードスルーを
    相互接続する導電性接続ネットワークを有することを特
    徴とする請求項８に記載のＩＣキャリヤ。
  10. （１０）上記ネットワークが導電性と絶縁性のネットワ
    ーク層を交互に直列接続するように構成されていること
    を特徴とする請求項９に記載のＩＣ構成。
  11. （１１）上記導電性ネットワーク層がホトリソグラフィ
    ー的にパターン化され、上記ＩＣチップ間の所望の相互
    接続を設定する請求項１０に記載のＩＣ構成。
  12. （１２）第１および第２対向面を有する基板と、通常第
    １基板面に沿って配置されたＩＣネットワークと、 上記第１および第２面間の基板を貫通する複数の電気的
    導電性フィードスルーと、 上記ＩＣネットワークの選択された位置を第１面側から
    前記導電性フィードスルーに電気的に接続し、上記フィ
    ードスルーが上記ＩＣネットワークと基板の対向する面
    との間に電気的パスを提供する接続手段と、 上記第２基板面に近接する上記フィードスルー間の導電
    性接続部のネットワークと、 を有する集積回路（ＩＣ）構成。
  13. （１３）上記導電性接続部のネットワークが交互に直列
    接続された導電性と非導電性のネットワーク層を有する
    請求項１２に記載のＩＣ構成。
  14. （１４）上記導電性ネットワーク層がホトリソグラフィ
    ー的にパターン化され、上記ＩＣネットワークに、所望
    の相互接続を設定する請求項１３に記載のＩＣ構成。
  15. （１５）１つの面から内に延びる複数のくぼみを有する
    基板と、 上記基板の個々のくぼみに保持された複数のＩＣチップ
    とを有し、 上記基板は上記ＩＣチップに一般的に熱的にマッチング
    する材料から形成されている集積回路（ＩＣ）構成。
  16. （１６）上記ＩＣチップがシリコンで形成され、上記基
    板がシリコンおよび窒化アルミニュームからなるグルー
    プより選択された物質で形成される請求項１５に記載の
    ＩＣ構成。
  17. （１７）第１および第２の対向面と、第１面から基板に
    延長した複数のくぼみとを有する基板と、基板の各々の
    くぼみに保持された複数のＩＣチップと、上記第１およ
    び第２面間の基板を貫通する複数の導電性フィードスル
    ーと、上記ＩＣチップを、前記導電性フィードスルーに
    基板の第１面に沿って電気的に接続し、上記フィードス
    ルーが上記チップと基板の対向する面との間に電気的パ
    スを形成する接続手段と、上記第２基板面に近接した上
    記フィードスルーを相互接続する導電性接続のネットワ
    ークとを各々が有する複数のスタックされたＩＣ層と、 相互に整列され、互いに離隔されて各々の基板にスタッ
    ク状に前記層を保持する手段と、 ＩＣチップ上の選択された位置を隣接する層の導電性相
    互接続ネットワーク上の選択された対向する位置と電気
    的に接続する層間接続手段と；からなる３次元集積回路
    構成。
  18. （１８）上記層間接続手段は、近接した層の対向する導
    電性相互接続ネットワーク上の、互いに対向するブリッ
    ジスプリングを支える基板のＩＣチップ側上のブリッジ
    スプリングからなる請求項１７に記載の３次元構成。
  19. （１９）各々のＩＣ層のためのネットワークは、導電性
    と絶縁性のネットワーク層を交互に直列接続したものか
    らなる請求項１７に記載の３次元ＩＣ構成。
  20. （２０）上記導電性ネットワーク層が、ホトリソグラフ
    ィー的にパターン化され、上記ＩＣチップ間の所望の相
    互接続を設定する請求項１９に記載の３次元ＩＣ構成。
  21. （２１）上記基板が、それら各々のＩＣチップに一般的
    に熱的にマッチングする材料から形成される請求項１７
    に記載の３次元ＩＣ構成。
  22. （２２）上記ＩＣチップが、シリコンで形成され、上記
    基板が、シリコンおよび窒化アルミニュームからなるグ
    ループより選択された材料で形成される請求項２１に記
    載の３次元ＩＣ構成。
  23. （２３）第１および第２の対向面を有する基板と、通常
    第１基板面に沿って配置されるＩＣネットワークと、上
    記第１および第２面間の基板を貫通する複数の電気的導
    電性フィードスルーと、上記ＩＣネットワークで選択さ
    れた位置を、第１面から上記フィードスルーに電気的に
    接続し、上記フィードスルーが、上記ＩＣネットワーク
    と基板の対向面との間に電気的パスを形成する接続手段
    と、上記第２基板面に近接した上記フィードスルー間の
    導電性接続のネットワークとを各々が有する複数のスタ
    ックされたＩＣ層と、 相互に整列され、互いに離隔されて各々の基板にスタッ
    ク状に前記層を保持する手段と、 ＩＣチップ上の選択された位置を隣接する層の導電性相
    互接続ネットワーク上の選択された対向する位置と電気
    的に接続する層間接続手段と；からなる３次元集積回路
    （ＩＣ）構成。
  24. （２４）上記層間接続手段は、近接した層の対向する導
    電性相互接続ネットワーク上の、対向するブリッジスプ
    リングを支える基板のＩＣチップ側上のブリッジスプリ
    ングからなる請求項２３に記載の３次元構成。
  25. （２５）各々のＩＣ層のためのネットワークは、導電性
    と絶縁性のネットワーク層を交互に直列接続したものか
    らなる請求項２３に記載の３次元ＩＣ構成。
  26. （２６）上記導電性ネットワーク層が、ホトリソグラフ
    ィー的にパターン化され、上記ＩＣチップ間の所望の相
    互接続を設定する請求項２５に記載のＩＣ構成。
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