JPH039340Y2 - - Google Patents
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- JPH039340Y2 JPH039340Y2 JP7834388U JP7834388U JPH039340Y2 JP H039340 Y2 JPH039340 Y2 JP H039340Y2 JP 7834388 U JP7834388 U JP 7834388U JP 7834388 U JP7834388 U JP 7834388U JP H039340 Y2 JPH039340 Y2 JP H039340Y2
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- 239000004065 semiconductor Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 7
- 230000005669 field effect Effects 0.000 claims description 5
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 26
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 25
- 238000010586 diagram Methods 0.000 description 9
- 230000009977 dual effect Effects 0.000 description 5
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000002109 crystal growth method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- Junction Field-Effect Transistors (AREA)
Description
【考案の詳細な説明】
［考案の目的］
（産業上の利用分野）
この考案は、混変調特性を改良した電界効果型
半導体装置に関する。
半導体装置に関する。
（従来の技術）
砒化ガリウム（GaAs）をはじめとする化合物
半導体はシリコン（Si）に比べキヤリアの移動度
及び飽和ドリフト速度が大きいことから、マイク
ロ波を中心とする低雑音半導体装置の材料として
注目されている。例えばGaAsを用いたシヨツト
キ型シングルゲートFET（MESSGFET）やシヨ
ツトキ型デユアルゲートFET（MESDGFET）は
既にマイクロ波帯で増幅器，発振器等の装置に応
用されている。また最近ではその低雑音性に注目
してUHF帯のTVチユーナ（UHFチユーナ）へ
の応用も行なわれつつある。
半導体はシリコン（Si）に比べキヤリアの移動度
及び飽和ドリフト速度が大きいことから、マイク
ロ波を中心とする低雑音半導体装置の材料として
注目されている。例えばGaAsを用いたシヨツト
キ型シングルゲートFET（MESSGFET）やシヨ
ツトキ型デユアルゲートFET（MESDGFET）は
既にマイクロ波帯で増幅器，発振器等の装置に応
用されている。また最近ではその低雑音性に注目
してUHF帯のTVチユーナ（UHFチユーナ）へ
の応用も行なわれつつある。
一般にデユアルゲートFETはシングルゲート
FETやバイポーラトランジスタに比べ、帰還容
量を小さくできるため安定動作が可能であり、ま
た第二ゲートにてオート・ゲイン・コントロール
（AGC）を行なうためゲイン・リダクシヨン
（GR）に対する混変調特性が優れている。従つ
てUHFチユーナへの応用は主にデユアルゲート
FETにより試みられている。例えばGaAs
MESDGFETの典型的な構造は第５図に示すよう
なものである。即ち半絶縁性GaAs基板１上に分
布するｎ型GaAs動作層２の表面にそれぞれソー
ス（Ｓ）３，ドレイン（Ｄ）４，第一ゲート
（G1）５，第二ゲート（G2）６の各電極が設け
られている。第一ゲート５及び第二ゲート６の各
電極のチヤネル方向の長さをそれぞれlG1及び
lG2とするとき、lG1及びlG2はいずれも0.5〜3μ
ｍ程度で更にlG1≦lG2となるように設計されて
いる。
FETやバイポーラトランジスタに比べ、帰還容
量を小さくできるため安定動作が可能であり、ま
た第二ゲートにてオート・ゲイン・コントロール
（AGC）を行なうためゲイン・リダクシヨン
（GR）に対する混変調特性が優れている。従つ
てUHFチユーナへの応用は主にデユアルゲート
FETにより試みられている。例えばGaAs
MESDGFETの典型的な構造は第５図に示すよう
なものである。即ち半絶縁性GaAs基板１上に分
布するｎ型GaAs動作層２の表面にそれぞれソー
ス（Ｓ）３，ドレイン（Ｄ）４，第一ゲート
（G1）５，第二ゲート（G2）６の各電極が設け
られている。第一ゲート５及び第二ゲート６の各
電極のチヤネル方向の長さをそれぞれlG1及び
lG2とするとき、lG1及びlG2はいずれも0.5〜3μ
ｍ程度で更にlG1≦lG2となるように設計されて
いる。
（考案が解決しようとする課題）
このようにlG1≦lG2となる構造のGaAs
MESDGFETをUHFチユーナに用いた場合、従
来から用いられているSiのMOSDGFETに比べ
雑音指数は非常に良くなるが、混変調特性が劣る
ため、この点が実用化を妨げる障害となつてい
る。
MESDGFETをUHFチユーナに用いた場合、従
来から用いられているSiのMOSDGFETに比べ
雑音指数は非常に良くなるが、混変調特性が劣る
ため、この点が実用化を妨げる障害となつてい
る。
例えばｎ型GaAs動作層２のキヤリア濃度及び
厚さが１×1017cm-3及び0.2μｍ，lG1＝lG2＝2μｍ
のGaAs MESDGFETと従来用いられているSi
MOSDGFETとの典型的な混変調特性を第６図
の実線と点線との各線に示す。但し混変調特性の
測定は第７図の高周波増幅回路を用いて行なつ
た。この回路では、第二ゲート・ソース間電圧
（VG2S）に対するドレイン電流（ID）−第一ゲー
ト・ソース間電圧（VG1S）の動作点軌跡は第８図
点線で表わされたものとなる。いま第６図におい
て、横軸はVG2Sによるゲイン・リダクシヨン
GR（dB）であり、縦軸は１％混変調時の妨害信
号レベル（dBμ）である。また希望信号周波数fα
＝800MHz，妨害信号周波数ｆ＝812MHz，妨害信
号の振幅変調度は30％としてある。第６図におい
て見られるように実線のGaAs MESDGFETと
点線のSi MOSDGFETとで最も差が顕著に認め
られるのはGR＝７〜30dBの部分であり、この範
囲での妨害信号レベルの極小値を比較すると
GaAs MESDGFETは、Si MOSDGFETよりも
約2dB低く、それだけ混変調特性が劣ることを示
している。また例えばｎ型GaAs動作層２のキヤ
リア濃度及び厚さが１×1017cm-3及び0.2μｍ，
lG1＝1.5μｍ，lG2＝3.0μｍのGaAs MESDGFET
の場合にはさらに混変調特性が悪くなることが確
認されている。
厚さが１×1017cm-3及び0.2μｍ，lG1＝lG2＝2μｍ
のGaAs MESDGFETと従来用いられているSi
MOSDGFETとの典型的な混変調特性を第６図
の実線と点線との各線に示す。但し混変調特性の
測定は第７図の高周波増幅回路を用いて行なつ
た。この回路では、第二ゲート・ソース間電圧
（VG2S）に対するドレイン電流（ID）−第一ゲー
ト・ソース間電圧（VG1S）の動作点軌跡は第８図
点線で表わされたものとなる。いま第６図におい
て、横軸はVG2Sによるゲイン・リダクシヨン
GR（dB）であり、縦軸は１％混変調時の妨害信
号レベル（dBμ）である。また希望信号周波数fα
＝800MHz，妨害信号周波数ｆ＝812MHz，妨害信
号の振幅変調度は30％としてある。第６図におい
て見られるように実線のGaAs MESDGFETと
点線のSi MOSDGFETとで最も差が顕著に認め
られるのはGR＝７〜30dBの部分であり、この範
囲での妨害信号レベルの極小値を比較すると
GaAs MESDGFETは、Si MOSDGFETよりも
約2dB低く、それだけ混変調特性が劣ることを示
している。また例えばｎ型GaAs動作層２のキヤ
リア濃度及び厚さが１×1017cm-3及び0.2μｍ，
lG1＝1.5μｍ，lG2＝3.0μｍのGaAs MESDGFET
の場合にはさらに混変調特性が悪くなることが確
認されている。
［考案の構成］
（課題を解決するための手段）
この考案は上記の欠点を除去し、改良された電
界効果型半導体装置を提供するもので、即ち半絶
縁性半導体基板上に設けられた一方導電型半導体
動作層上に、オーム性接触からなるソース電極及
びドレイン電極と、シヨツトキ接触からなりソー
ス電極からドレイン電極に向けて順次第一ゲート
電極及び第二ゲート電極とを設けてなる半導体装
置において、前記第一ゲート電極のチヤネル方向
の長さが、前記第二ゲート電極のチヤネル方向の
長さよりも大であるようになされていることを特
徴とするものである。
界効果型半導体装置を提供するもので、即ち半絶
縁性半導体基板上に設けられた一方導電型半導体
動作層上に、オーム性接触からなるソース電極及
びドレイン電極と、シヨツトキ接触からなりソー
ス電極からドレイン電極に向けて順次第一ゲート
電極及び第二ゲート電極とを設けてなる半導体装
置において、前記第一ゲート電極のチヤネル方向
の長さが、前記第二ゲート電極のチヤネル方向の
長さよりも大であるようになされていることを特
徴とするものである。
（実施例）
以下この考案の実施例について説明する。第５
図でｎ型GaAs動作層２のキヤリア濃度及び厚さ
をそれぞれ１×1017cm-3及び0.2μｍとし、lG1＝
3.0μｍ，lG2＝1.5μｍとしたGaAs MESDGFET
の混変調特性の例を第１図に示す。第１図におけ
る混変調特性の測定条件は第６図に係る測定条件
と基本的に同一である。第１図と第６図を比較す
れば、lG1＞lG2と規定していることにより混変
調特性が大きく改良され、Si MOSDGFETのレ
ベルに十分達しているのが認められる。
図でｎ型GaAs動作層２のキヤリア濃度及び厚さ
をそれぞれ１×1017cm-3及び0.2μｍとし、lG1＝
3.0μｍ，lG2＝1.5μｍとしたGaAs MESDGFET
の混変調特性の例を第１図に示す。第１図におけ
る混変調特性の測定条件は第６図に係る測定条件
と基本的に同一である。第１図と第６図を比較す
れば、lG1＞lG2と規定していることにより混変
調特性が大きく改良され、Si MOSDGFETのレ
ベルに十分達しているのが認められる。
lG1＞lG2とすることにより混変調特性がこの
ように改良される理由について以下に述べる。い
ま第２図は第５図の構造を有するデユアルゲート
FETを二つのシングルゲートFET（FET1及び
FET2）であらわした等価回路図である。次に第
５図のデユアル・ゲートFETにおけるlG2／lG1
＝0.5，lG2／lG1＝１，lG2／lG1＝２の各々に対
応するドレイン電流（ID）対第一ゲート・ソー
ス間電圧（VG1S）特性を第３図に示す。第３図
中のイの領域は、第２図のFET2の特性が支配的
な部分であり、ハの領域は、第２図のFET1の特
性が支配的な部分であり、ロの領域は、第２図の
FET1とFET2の特性の結合部分である。混変調
に関係するパラメータが、IDに含まれるVG1Sの
三次以上の成分であることから、動作点が、ID
−VG1Sの直線性の悪いロの領域に存在する時混変
調が問題となる。そこで、第３図のロの領域に着
目すると、lG2／lG1比の効果により、lG2／lG1
比が２，１，0.5と小さくなるに従い、ID−VG1S
の直線性が良くなることが明らかである。尚、第
３図では、一例として第二ゲート・ソース間電圧
VG2Sが−1.5Vの場合で示してあるが、VG2Sを
変化させた場合も同様のことが言える。第７図の
高周波増幅回路により測定したlG2／lG1＝２，
１，0.5にそれぞれ対応する、１％混変調特性を
第４図に示す。第４図のＡ，Ｂ，Ｃの各点には明
らかな差があらわれ、lG2／lG1比が小さくなる
に従い、混変調特性を良好にしている。この差
は、VG2S電圧（AGC電圧）により動作点が第８
図ニの領域に対応する前記第３図のロの領域に存
在する時あらわれ、ロの領域におけるID−VG1S
の直線性に起因している。
ように改良される理由について以下に述べる。い
ま第２図は第５図の構造を有するデユアルゲート
FETを二つのシングルゲートFET（FET1及び
FET2）であらわした等価回路図である。次に第
５図のデユアル・ゲートFETにおけるlG2／lG1
＝0.5，lG2／lG1＝１，lG2／lG1＝２の各々に対
応するドレイン電流（ID）対第一ゲート・ソー
ス間電圧（VG1S）特性を第３図に示す。第３図
中のイの領域は、第２図のFET2の特性が支配的
な部分であり、ハの領域は、第２図のFET1の特
性が支配的な部分であり、ロの領域は、第２図の
FET1とFET2の特性の結合部分である。混変調
に関係するパラメータが、IDに含まれるVG1Sの
三次以上の成分であることから、動作点が、ID
−VG1Sの直線性の悪いロの領域に存在する時混変
調が問題となる。そこで、第３図のロの領域に着
目すると、lG2／lG1比の効果により、lG2／lG1
比が２，１，0.5と小さくなるに従い、ID−VG1S
の直線性が良くなることが明らかである。尚、第
３図では、一例として第二ゲート・ソース間電圧
VG2Sが−1.5Vの場合で示してあるが、VG2Sを
変化させた場合も同様のことが言える。第７図の
高周波増幅回路により測定したlG2／lG1＝２，
１，0.5にそれぞれ対応する、１％混変調特性を
第４図に示す。第４図のＡ，Ｂ，Ｃの各点には明
らかな差があらわれ、lG2／lG1比が小さくなる
に従い、混変調特性を良好にしている。この差
は、VG2S電圧（AGC電圧）により動作点が第８
図ニの領域に対応する前記第３図のロの領域に存
在する時あらわれ、ロの領域におけるID−VG1S
の直線性に起因している。
このようにこの考案はデユアル・ゲートFET
において、混変調特性をより優れたものにするゲ
ート長設計として、非常に有効なものである。
において、混変調特性をより優れたものにするゲ
ート長設計として、非常に有効なものである。
一方、利得及び雑音指数については、lG1＝
lG2＝2μｍからlG1＝3.0μｍ，lG2＝1.5μｍと変更
しても、UHF帯においてその変化はわずかであ
り、GaAs MESDGFETのSi MOSDGFETに対
する優位性をそこなうことはない。また、この考
案のGaAs MESDGFETをUHFチユーナに組み
込み、混変調特性及び雑音特性を測定した結果、
400MHz〜800MHzの全帯域に亘り、かつGR＝０
〜50dBに亘り、従来のSiあるいはGaAsを用いた
UHFチユーナよりも格段に優れた特性を得るこ
とができる。
lG2＝2μｍからlG1＝3.0μｍ，lG2＝1.5μｍと変更
しても、UHF帯においてその変化はわずかであ
り、GaAs MESDGFETのSi MOSDGFETに対
する優位性をそこなうことはない。また、この考
案のGaAs MESDGFETをUHFチユーナに組み
込み、混変調特性及び雑音特性を測定した結果、
400MHz〜800MHzの全帯域に亘り、かつGR＝０
〜50dBに亘り、従来のSiあるいはGaAsを用いた
UHFチユーナよりも格段に優れた特性を得るこ
とができる。
これを要するにこの考案では、従来のデユアル
ゲートFETがlG1≦lG2と設計されていたのに対
し、ゲート長以外の構造パラメータを実質的に変
えず、lG1＞lG2とすることにより混変調特性を
改良した点にある。lG2／lG1が0.5未満ではNF等
の高周波特性が悪くなる。またlG1−lG2が0.5μｍ
未満のとき、およびlG2／lG1が0.75を越えるとき
は混変調の改善が不充分である。
ゲートFETがlG1≦lG2と設計されていたのに対
し、ゲート長以外の構造パラメータを実質的に変
えず、lG1＞lG2とすることにより混変調特性を
改良した点にある。lG2／lG1が0.5未満ではNF等
の高周波特性が悪くなる。またlG1−lG2が0.5μｍ
未満のとき、およびlG2／lG1が0.75を越えるとき
は混変調の改善が不充分である。
これらの制限により、lG1−lG2は0.5μｍ以上で
あり、lG2／lG1は0.5から0.75の範囲であること
が必要である。
あり、lG2／lG1は0.5から0.75の範囲であること
が必要である。
また前記実施例中に記したlG1，lG2等の数値
は一例であつてこれ等に限られない。
は一例であつてこれ等に限られない。
また一方導電型半導体動作層２は、半絶縁性半
導体基板上に結晶成長法により形成されても、あ
るいは半絶縁性半導体基板１の表面にイオン注入
法により形成されてもよい。イオン注入法により
形成する場合には、例えば半絶縁性GaAs基板１
の表面にSiイオンを加速電圧50〜300KVで注入
し、約850℃でアニール処理してｎ型半導体動作
層２を形成することができる。
導体基板上に結晶成長法により形成されても、あ
るいは半絶縁性半導体基板１の表面にイオン注入
法により形成されてもよい。イオン注入法により
形成する場合には、例えば半絶縁性GaAs基板１
の表面にSiイオンを加速電圧50〜300KVで注入
し、約850℃でアニール処理してｎ型半導体動作
層２を形成することができる。
［考案の効果］
以上述べたようにこの発明によれば、第一ゲー
ト及び第二ゲートのチヤネル方向の長さlG1及び
lG2をlG1−lG2は0.5μｍ以上でlG2／lG1＝0.5〜
0.75と規定することにより混変調特性が改良さ
れ、従来のSi MOSDGFETと同等以上の混変調
特性を示すGaAs MESDGFETを得ることがで
きる。なおキヤリアの移動度及び飽和ドリフト速
度についてはGaAsの方がSiよりも大きいので、
GaAs MESDGFETの方がSi MOSDGFETより
も低雑音、高利得となることは当然である。
ト及び第二ゲートのチヤネル方向の長さlG1及び
lG2をlG1−lG2は0.5μｍ以上でlG2／lG1＝0.5〜
0.75と規定することにより混変調特性が改良さ
れ、従来のSi MOSDGFETと同等以上の混変調
特性を示すGaAs MESDGFETを得ることがで
きる。なおキヤリアの移動度及び飽和ドリフト速
度についてはGaAsの方がSiよりも大きいので、
GaAs MESDGFETの方がSi MOSDGFETより
も低雑音、高利得となることは当然である。
第１図はこの考案の一実施例に係る混変調特性
図、第２図はGaAs MESDGFETの等価回路図、
第３図はこの考案の実施例を説明するためのID
−VG1S（VG2S）特性図、第４図はこの考案の実施
例を説明するための混変調特性図、第５図は
GaAs MESDGFETの典型的な構造を示す斜視
図、第６図は従来のSi MOSDGFET及びGaAs
MESDGFETの混変調特性図、第７図は混変調特
性図の測定に用いた高周波増幅回路図、第８図は
ゲイン・リダクシヨンをかけた時の動作軌跡を表
わすためのID−VG1S（VG2S）特性図である。 １……半絶縁性GaAs基板、２……ｎ型GaAs
動作層、３……ソース電極、４……ドレイン電
極、５……第一ゲート電極、６……第二ゲート電
極。
図、第２図はGaAs MESDGFETの等価回路図、
第３図はこの考案の実施例を説明するためのID
−VG1S（VG2S）特性図、第４図はこの考案の実施
例を説明するための混変調特性図、第５図は
GaAs MESDGFETの典型的な構造を示す斜視
図、第６図は従来のSi MOSDGFET及びGaAs
MESDGFETの混変調特性図、第７図は混変調特
性図の測定に用いた高周波増幅回路図、第８図は
ゲイン・リダクシヨンをかけた時の動作軌跡を表
わすためのID−VG1S（VG2S）特性図である。 １……半絶縁性GaAs基板、２……ｎ型GaAs
動作層、３……ソース電極、４……ドレイン電
極、５……第一ゲート電極、６……第二ゲート電
極。
Claims (1)
- 半絶縁性半導体基板上に設けられた一方導電型
半導体動作層上にオーム性接触からなるソース電
極及びドレイン電極と、シヨツトキ接触からなり
ソース電極からドレイン電極に向けて順次第一ゲ
ート電極及び第二ゲート電極とを設けてなる電界
効果型半導体装置において、前記第一ゲート電極
のチヤネル方向の長さが、前記第二ゲート電極の
チヤネル方向の長さより0.5μｍ以上長く、かつ
４／３倍から２倍の範囲であることを特徴とする
電界効果型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7834388U JPH039340Y2 (ja) | 1988-06-15 | 1988-06-15 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7834388U JPH039340Y2 (ja) | 1988-06-15 | 1988-06-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63191654U JPS63191654U (ja) | 1988-12-09 |
| JPH039340Y2 true JPH039340Y2 (ja) | 1991-03-08 |
Family
ID=30927195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7834388U Expired JPH039340Y2 (ja) | 1988-06-15 | 1988-06-15 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH039340Y2 (ja) |
-
1988
- 1988-06-15 JP JP7834388U patent/JPH039340Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63191654U (ja) | 1988-12-09 |
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