JPH039559A - 半導体集積装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ＣＵ業上の利用分野］ 本発明は、相補型電界効果トランジスタ（以下０ＭＯ３
と略記する）の静電気保護装置に関する。

［従来の技術］ 従来の０ＭＯ３半導体集積回路の保護装置は１例えば特
公昭６２−５７８１９に示される様に入力もしくは出力
端子に直＋Ａ接続された保護装置が一般的であった。す
なわち端子から入って（るサージ′４圧を抵抗手段で減
衰させながら、直接電源に放電させる経路を作るもので
あった。

［発明が解決しようとする課題］ しかし、前述の従来技術では、半導体集積回路の加工寸
法が微細化するにつれ、従来の方法では充分な保謔がで
きない場合が出てきた。半導体集積回路が微細化された
場合、トランジスタのチャネル長は、２ｇ４図に示すＰ
＋とＮ＋拡散間の距離より短くなり、従来と逆転する。

このため、第１図のダイオード４，５．１４が働かなく
なり、従来充分な破壊耐圧を有していた比較的ドレイン
面積の大きな出力端子でも破壊するようになった。この
厘由はドレインのＰＮ接合の逆耐圧に比べて出力トラン
ジスタのソース・ドレイン間のパンチスルー電圧が低く
なり、本来阻止されるべきトランジスタ部を介してサー
ジ電荷が放電されるようＫなりたためである。これによ
り出カド２ンジスタのドレイン拡散のゲート直下の接合
が低いサージ電圧で破壊されてしまうという課題を有す
る。

そこで本発明は、このような問題点を解決するもので、
その目的とするところは、０ＭＯ８集積回路の電源間（
ＶＣＱ−ＧＮＤ）にある逆接合と並列に電界効果型トラ
ンジスタを設け、前記逆接合部のサージ電荷の放電能力
を高めることにより、従来よりチャネル長の短い出力ト
ランジスタを用いた場合でも、従来と同水準のサージ電
圧に耐え得ることのできる保護装置を提供することＫあ
る。

［課題を解決するための手段］ 本発明の保護装置は、入力もしくは出力端子と入力トラ
ンジスタのゲートもしくは出力トランジスタのドレイン
をつなぐ配線に一端を接続し、他端を電源もしくはグラ
ンドに接続された第１と第２のダイオードと、ソースも
しくはドレインの一方をＤｔｌ記′Ｌ４源に接続し、他
方をグランドに接続し、ゲートはオフＩｌｌ！Ｉ電位に
抵抗を介して接続してなる艶縁ゲート型電界効果トラン
ジスタを備えたことを特徴とする。

［実施例］ 第１因は、本発明の一笑流側を示す保護回路であって、
０Ｍ０Ｓインバータを出力回路とした場合である。第５
図は、第１図の破線枠１０で囲まれた部分の集積回路の
平面パターン図の一例を示したものである。第４図は、
拡散部分に着目して第５図の断面構造を示した図である
。第２図は、本発明の考え方を入力端子に適用した場合
の保藷回路の一例を示す図である。

さて第１図において、端子１は電源であり、−船釣な回
路では、励作詩に故Ｖの電圧が端子３のグランドとの間
に印刷される。端子２は、ＰチャンネルＭＯ８）ランジ
スタ１１とＮチャネルトランジスタ１２からなるインバ
ータの出力端子である。ＰチャネルＭＯ８）ランジスタ
９は、ソースとゲートを電源Ｗｏｏに接続し、ドレイン
をグランド３に接続した通常非導通のトランジスタであ
る。トランジスタ９のチャネル長は、集積回路内のトラ
ンジスタの最短のチャネル長と同一にするまたトランジ
スタ１１，１２のチャネル長は、トランジスタ９よりも
わずかに長（す、る。トランジスタｔ１．１２のチャネ
ル長を長（しない場合は、トランジスタ１１，１２のド
レインに抵抗４．５より大きな抵抗を抵抗１０とは別Ｋ
ｖける。

こうすることによりてサージ電荷の放電しきい値電圧は
、第１図のＡもしくはＢの経路が最小となる。ダイオー
ド４，５の逆方向やトランジスタ１１．１２のチャネル
を通る経路は、経路Ａ、Ｂよりも高い電圧でないと放電
経路が形成されないため、サージ電荷は経路Ａ、Ｅをシ
先して流れる。

抵抗８，１０は、保護抵抗で、拡散もしくは多結晶シリ
コン等の半導体県債回路内の導電性材料を用いて形成さ
れる。ダイオード４．５は、従来の保護装置で用いられ
ているＰ”Ｗ−、Ｎ”Ｐ−接合で、端子２と電源１，５
の間に接続される。抵抗／、、７．１６は、通常ダイオ
ード４，５．１６を形成するときに必然的にできるＰウ
ェル、Ｈウェル抵抗である。サージ電荷が流れた場合、
抵抗６．７とトランジスタ９とでサージ電圧が分圧され
トランジスタ９の破壊耐圧を上げる働きをする。抵抗１
０は、出力トランジスタのドレイン面積が小さい場合に
、サージ耐圧を上げるために付加される０Ωから数１０
００の抵抗である。第５図は、抵抗１０がない場合を示
しである。本発明では、ＯＵＴ端子２に印加されたサー
ジ電荷は、第１図のＡもしくはＢ経路をたどって電源端
子１゜５に放電される。経路Ａは、ｖｃｃ端子１に対し
”（ＯＵＴ端子２がマイナスのサージ電圧を受けた場合
である。一方経路Ｂは、ＧＮＤ端子３に対して０υで端
子がプラスのサージを受けた場合である。この場合ダイ
オード４，５は順方向にバイアスされるので、破壊され
にくい。非導通のＰチャネルトランジスタ９は、高電圧
サージがソース・ドレイン間に印加されるとパンチスル
ーやソースドレインそれにサブからなる寄生ＰＩＰバイ
ボー２トランジスタがオンし、サージ電流が流れるこの
とき抵抗６，７がサージ電流なＭ限し、またサージ電圧
を分圧をするので、トランジスタ１１．１２をサージ電
流が流れる場合に比べてトランジスタ９は破壊されにく
い。したがってトランジスタ９のチャネル幅は、電流集
中を緩和する目的で、できるだけ長（することが望まし
い。第３図、第４図に示すようにトランジスタ９は、サ
ブ−サブ領域に形成できるため、大きな集積回路面接を
必要とせず、長いチャネル幅のトランジスタを作ること
ができる。また第３図では省略しであるが、ダイオード
４，５を形成する拡散部は金属配線により均一に低抵抗
化して、経路Ａ、Ｂのインピーダンスを最小化する必要
がある。

以上本発明によれば、トランジスタ９に相当するトラン
ジスタは、ＮチャネルＭＯ８）ランジスタでも良く、ま
たＰチャネルＭＯ８）ランジスタとＮチャネルＭＯ３）
ランジスタを並列に設けても良いことは明らかである。

また第２図に示されるように入力端子忙対しても、同一
の考え方で本発明の保護回路を適用することができる。

［発明の効果コ 以上述べたように本発明によれば、半導体集積回路の加
工寸法に応じてサージ電荷の放電経路を最適化できるた
め、本保護装置を設けるために加工プロセス条件の変更
、追加を必要とせず、また再現性の高い仔細装置が得ら
れる。またトランジスタ９は、直接ＯＵＴ端子につなが
らないので、本来の回路動作に影響を与えることはない
。さらにサブ−サブ領域を使ってトランジスタ９を形成
できるので、集積回路化に有利で、応用の自由度が高い
。

【図面の簡単な説明】

第１図は、本発明の保ん装置の一槽成例を示す図。 第２図は、本発明を入力端子に適用した場合の構成を示
す図。 第３図は、本発明の保護装置の葉間回路パターンを示す
略図。 第４図は、第５図の断面図。 １・・・・・・・・・・・・電源Ｖｃｃ２・・・・・・
・・・・・・出力端子 ５°゛°゛°°°°゛°°グランドＧＮＤ４．５・・・
・・・保護ダイオード ９・・・・・・・・・・・・ＰチャネルＭＯ８）ジンジ
スタ８．１０・・・保護抵抗 １１．１２・・・出力トランジスタ 以上

Claims (1)

【特許請求の範囲】
1. 入力もしくは出力端子と入力トランジスタのゲートもし
   くは出力トランジスタのドレインをつなぐ配線に一端を
   接続し、他端を電源もしくはグランドに接続された第１
   と第２のダイオードと、ソースもしくはドレインの一方
   を前記電源に接続し、他方をグランドに接続し、ゲート
   はオフ側電位に抵抗を介して接続してなる絶縁ゲート型
   電界効果トランジスタを備えたことを特徴とする相補型
   電界効果トランジスタの保護装置。