JPH0395797A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0395797A JPH0395797A JP1231568A JP23156889A JPH0395797A JP H0395797 A JPH0395797 A JP H0395797A JP 1231568 A JP1231568 A JP 1231568A JP 23156889 A JP23156889 A JP 23156889A JP H0395797 A JPH0395797 A JP H0395797A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体メモリ装置において、面積の小さなデ
コーダ回路、特にワード線を選択するためのワードデコ
ーダ回路の設計方法に関する。
コーダ回路、特にワード線を選択するためのワードデコ
ーダ回路の設計方法に関する。
従来のワードデコーダ回路は、１９８８Ｓｙｍｐｏｓｉ
ｕｍ ｏｆ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ ｐｐ． ４
． ５ − ４ ６に記載のように一段のＮＯＲゲート
．あるいは特開昭５９ − ７２６９９号に記載のよう
にＡＮＤゲートで構成されていた。
ｕｍ ｏｆ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ ｐｐ． ４
． ５ − ４ ６に記載のように一段のＮＯＲゲート
．あるいは特開昭５９ − ７２６９９号に記載のよう
にＡＮＤゲートで構成されていた。
半導体メモリ装置は、高集積大容量になるにつれメモリ
アレーがサブアレーに多分割されるため、ワード線を選
択するためのワードデコーダの故が増え、ワードデコー
ダ面積を縮小化することがチめのｐチャネルおよびｎチ
ャネルＭｏｓｔ〜ランジスタが４〜６素子必要であり、
ワードデコーダ面積を十分に縮小することができない。
アレーがサブアレーに多分割されるため、ワード線を選
択するためのワードデコーダの故が増え、ワードデコー
ダ面積を縮小化することがチめのｐチャネルおよびｎチ
ャネルＭｏｓｔ〜ランジスタが４〜６素子必要であり、
ワードデコーダ面積を十分に縮小することができない。
本発明の目的は、ワードデコーダ回路を構或するＭｏＳ
トランジスタ数を減らし、小さな面積のワードデコーダ
を構戊することにある。
トランジスタ数を減らし、小さな面積のワードデコーダ
を構戊することにある。
上記目的を達成するために、ワードデコーダ回路を直列
接続された２ヶのｐチャネルＭＯｓトランジスタと↓ケ
とｎチャネルＭＯＳトランジスタにより構成し，２ヶの
ｐチャネルＭＯＳトランジスタのゲートには第１および
第２のアドレス信号線を入力し、ｎチャネルＭ Ｏ Ｓ
ｈランジスタのゲートはパルス駆動によりワード線電
荷を引き抜き、ワード線と基＋１！電位（例えば接地電
位ＧＮＤ）との間を１０ＫΩ〜１０ＧΩ〜ＩＯＧΩの抵
抗素子で接続する。
接続された２ヶのｐチャネルＭＯｓトランジスタと↓ケ
とｎチャネルＭＯＳトランジスタにより構成し，２ヶの
ｐチャネルＭＯＳトランジスタのゲートには第１および
第２のアドレス信号線を入力し、ｎチャネルＭ Ｏ Ｓ
ｈランジスタのゲートはパルス駆動によりワード線電
荷を引き抜き、ワード線と基＋１！電位（例えば接地電
位ＧＮＤ）との間を１０ＫΩ〜１０ＧΩ〜ＩＯＧΩの抵
抗素子で接続する。
縦続接続された２ヶのｐチャネルＭＯＳｈランジスタの
ゲートに入力する第１および第２のアドレス信号線がと
もにＧ Ｎ Ｄ電位にされたとき、当該ワード線が充電
されＶｃｃ電位となり、第｛および第２のアドレス信号
線のうち少なくとも１つのアドレス信号線がパルス原動
によりメモリセル情報の読み出し終了後Ｖ Ｃ ＣｆＸ
位となり、すべてのワード線に対する給電が休止し、そ
の後ｎチャネルＭｏｓ＋〜ランジスタのゲートに入力す
る信珍が■ｃｃ電位とされ上記ｎチャネルＭＯＳトラン
ジスタが導通することにより、ＶｃｃＹｄ位にあるり−
１一線の電荷が引１友かれずへてのワード線がａＮＤ＝
位とされた後上記ｎチャネルＭＯＳトランジスタ入力信
号がＧＮＤ電位とされ、次に２ヶのｐチャネルＭＯＳト
ランジスタが導通したときに再び当該ワード線が給電さ
れ、２ヶの直列接続されたｐチャネルＭＯＳトランジス
タのＯＮ抵抗よりも十分高い抵抗素子をリード線とＧＮ
Ｄとの間にｌｉ ４２することにより、非選択ワード線
％ Ｇ Ｎ Ｄ電位に維持することにより、スタティッ
クＲ Ａ Ｍにおける通常のメモリセル選択動作が可能
となり、ワードデコーダを小面積で設計できる。
ゲートに入力する第１および第２のアドレス信号線がと
もにＧ Ｎ Ｄ電位にされたとき、当該ワード線が充電
されＶｃｃ電位となり、第｛および第２のアドレス信号
線のうち少なくとも１つのアドレス信号線がパルス原動
によりメモリセル情報の読み出し終了後Ｖ Ｃ ＣｆＸ
位となり、すべてのワード線に対する給電が休止し、そ
の後ｎチャネルＭｏｓ＋〜ランジスタのゲートに入力す
る信珍が■ｃｃ電位とされ上記ｎチャネルＭＯＳトラン
ジスタが導通することにより、ＶｃｃＹｄ位にあるり−
１一線の電荷が引１友かれずへてのワード線がａＮＤ＝
位とされた後上記ｎチャネルＭＯＳトランジスタ入力信
号がＧＮＤ電位とされ、次に２ヶのｐチャネルＭＯＳト
ランジスタが導通したときに再び当該ワード線が給電さ
れ、２ヶの直列接続されたｐチャネルＭＯＳトランジス
タのＯＮ抵抗よりも十分高い抵抗素子をリード線とＧＮ
Ｄとの間にｌｉ ４２することにより、非選択ワード線
％ Ｇ Ｎ Ｄ電位に維持することにより、スタティッ
クＲ Ａ Ｍにおける通常のメモリセル選択動作が可能
となり、ワードデコーダを小面積で設計できる。
以下、本発明の一実施例を第１図および第２図により説
明する。第１図において，ＭＷはメインワード線であり
口ウデコーダ（図示せず）の出力により選択される。Ｄ
ｉ，Ｄ２，Ｄ３、およびＤ４は、ワード線Ｗ１〜Ｗ４を
選択するためのワ一ドデコーダであり、それぞれ２つの
ｐチャネルＭＯＳトランジスタＱｌ，ＱＺと工つのｎチ
ャネルＭＯＳトランジスタＱ９，Ｑ３．Ｑ４とＱｔｏ．
Ｑ５ｒＱ６とＱ１１、および（ｈ，ＱａとＱ１２から
構或される。Ｗｌ，Ｗ２，Ｗ３，Ｗ４はそれぞれワード
デコーダＤ’ｌ，Ｄ２，Ｄ３，Ｄ４で選択されるワード
線．ｂ，ｂは一対のビット線、ＭＣＩ，ＭＣ２，ＭＣ３
，ＭＣ４はスタテツク型メモリセルを表わす。φは各ワ
ードデコーダのｎチャネルＭＯＳトランジスタＱ９〜０
１２を制御する信号、ａ １， ａ １ａ３，ａ４はア
ドレス信号のプリデコード信号であり，各ワードデコー
ダの１つのｐチャネルＭＯＳトランジスタＱ２，Ｑ４，
Ｑｓ，Ｑδのゲートに入力する。
明する。第１図において，ＭＷはメインワード線であり
口ウデコーダ（図示せず）の出力により選択される。Ｄ
ｉ，Ｄ２，Ｄ３、およびＤ４は、ワード線Ｗ１〜Ｗ４を
選択するためのワ一ドデコーダであり、それぞれ２つの
ｐチャネルＭＯＳトランジスタＱｌ，ＱＺと工つのｎチ
ャネルＭＯＳトランジスタＱ９，Ｑ３．Ｑ４とＱｔｏ．
Ｑ５ｒＱ６とＱ１１、および（ｈ，ＱａとＱ１２から
構或される。Ｗｌ，Ｗ２，Ｗ３，Ｗ４はそれぞれワード
デコーダＤ’ｌ，Ｄ２，Ｄ３，Ｄ４で選択されるワード
線．ｂ，ｂは一対のビット線、ＭＣＩ，ＭＣ２，ＭＣ３
，ＭＣ４はスタテツク型メモリセルを表わす。φは各ワ
ードデコーダのｎチャネルＭＯＳトランジスタＱ９〜０
１２を制御する信号、ａ １， ａ １ａ３，ａ４はア
ドレス信号のプリデコード信号であり，各ワードデコー
ダの１つのｐチャネルＭＯＳトランジスタＱ２，Ｑ４，
Ｑｓ，Ｑδのゲートに入力する。
第２図は、第１図の実施例の動作を説明する動作波形例
である。アドレス入力信号が変化すると，アドレス信号
遷移検出回路（ＡＴＤ回路）により所定のパルス幅を有
するＡＴＤパルスが発生され、このパルスでＸデコーダ
を制御することにより、Ｘデコーダにより選択されＧＮ
Ｄ電位となる一本のメインワード線は、所定のメモリセ
ルから読みだされたメモリセル情報が第１図のラッチ回
路１２に格納された後、Ｖｃｃ電位とされる。ブリデコ
ード信号ａｔ，ａ２，ａ３．ａ４は、アドレス入力信号
変化後、ａｔとａ２の電位が入れ換り、ａ３， ａ４は
Ｖｃｃ電位を維持する。信号φは、ＡＴＤパルスより生
成され、前のサイクルでメインワード線電位がＧ Ｎ
Ｄ ７７１位となった後に、Ｖｃｃ電位とされｎチャネ
ルＭＯＳ｝−ランジスタＱ ｓ ＊ Ｑ ｒ ａ ＋
Ｑ ｔ ｒ ，Ｑ１２を導通させ、ワード線Ｗｌ，Ｗ２
，Ｗ３．Ｗ４をＧＮＤ電位とする。次に、メインワード
線が選択されてＧＮＤＴｉ位になる前に信号φはＧＮＤ
電位とされ、Ｑｅｔ Ｑｔｏ， Ｑｌｌｌ Ｑ１２がす
べて非導通とされる。その後、ａ１がＧＮＤ電位に、ａ
２がＶｃａｌ位にされ、続いてあるいは同時にメインワ
ード線ＭＷがＧＮＤ電位にされることにより、ワードデ
コーダＤ１においてＱｔ，Ｑｚが導通し、ワード線Ｗ１
がＶｃｃｆａ位まで充電される。このとき抵抗Ｒはｐチ
ャネルＭＯＳトランジスタＱｌ．Ｑ２のｏｎ抵抗に比べ
て十分大きな値に設定することにより、Ｗ１はほぼＶｃ
ｃｌ位を維持できる。
である。アドレス入力信号が変化すると，アドレス信号
遷移検出回路（ＡＴＤ回路）により所定のパルス幅を有
するＡＴＤパルスが発生され、このパルスでＸデコーダ
を制御することにより、Ｘデコーダにより選択されＧＮ
Ｄ電位となる一本のメインワード線は、所定のメモリセ
ルから読みだされたメモリセル情報が第１図のラッチ回
路１２に格納された後、Ｖｃｃ電位とされる。ブリデコ
ード信号ａｔ，ａ２，ａ３．ａ４は、アドレス入力信号
変化後、ａｔとａ２の電位が入れ換り、ａ３， ａ４は
Ｖｃｃ電位を維持する。信号φは、ＡＴＤパルスより生
成され、前のサイクルでメインワード線電位がＧ Ｎ
Ｄ ７７１位となった後に、Ｖｃｃ電位とされｎチャネ
ルＭＯＳ｝−ランジスタＱ ｓ ＊ Ｑ ｒ ａ ＋
Ｑ ｔ ｒ ，Ｑ１２を導通させ、ワード線Ｗｌ，Ｗ２
，Ｗ３．Ｗ４をＧＮＤ電位とする。次に、メインワード
線が選択されてＧＮＤＴｉ位になる前に信号φはＧＮＤ
電位とされ、Ｑｅｔ Ｑｔｏ， Ｑｌｌｌ Ｑ１２がす
べて非導通とされる。その後、ａ１がＧＮＤ電位に、ａ
２がＶｃａｌ位にされ、続いてあるいは同時にメインワ
ード線ＭＷがＧＮＤ電位にされることにより、ワードデ
コーダＤ１においてＱｔ，Ｑｚが導通し、ワード線Ｗ１
がＶｃｃｆａ位まで充電される。このとき抵抗Ｒはｐチ
ャネルＭＯＳトランジスタＱｌ．Ｑ２のｏｎ抵抗に比べ
て十分大きな値に設定することにより、Ｗ１はほぼＶｃ
ｃｌ位を維持できる。
Ｑｌ，Ｑ２のＯｎ抵抗は通常１０ＫΩ以下であるので、
Ｒの値としては１０ＫΩ〜１０ＧΩ〜ＩＯＭΩより好し
くはＩＭΩ〜ＩＯＭΩ程度がよい。Ｄ２，Ｄ３，Ｄ４に
ついては、ａ２＋ ａ３，ａ↓がＶｃｃ電位となるので
、Ｑ４，Ｑｅｓ Ｑａが非導通となり、ワード線Ｗ２，
Ｗ３，Ｗ４は抵抗ＲによりＧＮＤ電位に固定される。抵
抗Ｒは．ＭＯＳトランジスタの上に多結晶ポリシリコン
で形成することによりレイアウト面積を増加させずに済
む。
Ｒの値としては１０ＫΩ〜１０ＧΩ〜ＩＯＭΩより好し
くはＩＭΩ〜ＩＯＭΩ程度がよい。Ｄ２，Ｄ３，Ｄ４に
ついては、ａ２＋ ａ３，ａ↓がＶｃｃ電位となるので
、Ｑ４，Ｑｅｓ Ｑａが非導通となり、ワード線Ｗ２，
Ｗ３，Ｗ４は抵抗ＲによりＧＮＤ電位に固定される。抵
抗Ｒは．ＭＯＳトランジスタの上に多結晶ポリシリコン
で形成することによりレイアウト面積を増加させずに済
む。
次に．Ｖｃｃ電位となったワード線Ｗ１により選択され
たメモリセルＭＣＩの情報がビット線ｂ，ｂに読みださ
れ，Ｙデコーダ１０を経てセンスアンプｌ１に到達する
。センスアンプ１１は、活性化信号ＳＡにより活性化さ
れ，上記メモリセル情報を増幅し、この増幅イａ号はデ
ータパスを経て出カバツファ１３に到達し、またラッチ
回路１２に情報が格納される。ラッチ回路１２に情報が
格納された後、センスアンプ活性化信号ＳＡがＧＮＤ電
位とされセンスアンプ１１が非活性化され，またメイン
ワード線電位がＶｃｃ電位とされ、ｐチャネルＭＯＳト
ランジスタＱｔ，Ｑ３．Ｑｌ１Ｉ Ｑ７が非導通とされ
る。すなわち、ワード線Ｗ１はもはやＶｃｃ’Ｒ位に給
電されなくなる。続いて、φがｖｃｃ電位とされ、ｍチ
ャネルＭＯＳトランシスタＱ ９ １Ｑｔｏ＋ Ｑ１ｔ
＋ Ｑ１２が導通とされ、ワードｖＡｌｌの電位がＧＮ
Ｄ電位となる。ワード線がす八でＧＮＤ電位となり、セ
ンスアンプｌ１が非活性となった後は、ラッチ回路ｌ２
に格納された情報により出カバッファ１３が脂動され出
力が進持される。
たメモリセルＭＣＩの情報がビット線ｂ，ｂに読みださ
れ，Ｙデコーダ１０を経てセンスアンプｌ１に到達する
。センスアンプ１１は、活性化信号ＳＡにより活性化さ
れ，上記メモリセル情報を増幅し、この増幅イａ号はデ
ータパスを経て出カバツファ１３に到達し、またラッチ
回路１２に情報が格納される。ラッチ回路１２に情報が
格納された後、センスアンプ活性化信号ＳＡがＧＮＤ電
位とされセンスアンプ１１が非活性化され，またメイン
ワード線電位がＶｃｃ電位とされ、ｐチャネルＭＯＳト
ランジスタＱｔ，Ｑ３．Ｑｌ１Ｉ Ｑ７が非導通とされ
る。すなわち、ワード線Ｗ１はもはやＶｃｃ’Ｒ位に給
電されなくなる。続いて、φがｖｃｃ電位とされ、ｍチ
ャネルＭＯＳトランシスタＱ ９ １Ｑｔｏ＋ Ｑ１ｔ
＋ Ｑ１２が導通とされ、ワードｖＡｌｌの電位がＧＮ
Ｄ電位となる。ワード線がす八でＧＮＤ電位となり、セ
ンスアンプｌ１が非活性となった後は、ラッチ回路ｌ２
に格納された情報により出カバッファ１３が脂動され出
力が進持される。
このように、第｛図の実施例によれば、完全スタティッ
クＲＡＭ動作が可能であり、ワードデコーダは２個のｐ
チャネルＭ Ｏ Ｓ ｈランジスタと１個のｎチャネル
ＭＯＳトランジスタで構成でき、きわめて小さな面積で
ワードデコーダを構成できる。
クＲＡＭ動作が可能であり、ワードデコーダは２個のｐ
チャネルＭ Ｏ Ｓ ｈランジスタと１個のｎチャネル
ＭＯＳトランジスタで構成でき、きわめて小さな面積で
ワードデコーダを構成できる。
第３図および第４図は従来のワードデコーダ回路例であ
る。第３図の従来回路では、ワードデコーダは２ヶのｐ
チャネルＭＯＳトランジスタと２ヶのｎチャネルＭＯＳ
トランジスタで構或され、第４図の従来回路では，３ヶ
のｐチャネルＭＯＳトランジスタと３ヶのｎチャネルＭ
ＯＳ｝−ランジスタで構或され，どちらの場合もワード
デコーダ面積を十分縮小することができない。
る。第３図の従来回路では、ワードデコーダは２ヶのｐ
チャネルＭＯＳトランジスタと２ヶのｎチャネルＭＯＳ
トランジスタで構或され、第４図の従来回路では，３ヶ
のｐチャネルＭＯＳトランジスタと３ヶのｎチャネルＭ
ＯＳ｝−ランジスタで構或され，どちらの場合もワード
デコーダ面積を十分縮小することができない。
第５図は本発明の他の実施例であり、第１図の実施例に
おいて、ｐチャネルＭＯＳトランジスタとｎチャネルＭ
ＯＳトランジスタの役割を入れかえ、インバータを１段
追加した構戊になっており、インバータ入力端子とＶｃ
ｃ間に抵抗素子を接続し、非選択ワード線の電位を維持
する。本実施例も第１図の実施例と同様にしてスタテイ
ツＲＡＭの通常動作が可能であり、ワードデコーダ面積
を第４図の実施例に比べて小さくできる。
おいて、ｐチャネルＭＯＳトランジスタとｎチャネルＭ
ＯＳトランジスタの役割を入れかえ、インバータを１段
追加した構戊になっており、インバータ入力端子とＶｃ
ｃ間に抵抗素子を接続し、非選択ワード線の電位を維持
する。本実施例も第１図の実施例と同様にしてスタテイ
ツＲＡＭの通常動作が可能であり、ワードデコーダ面積
を第４図の実施例に比べて小さくできる。
本発明によれば、スタティックＲＡＭの通常動作を損う
ことなく、チップ面積に占める割合の大きいワードデコ
ーダを小面積で設計できるので、チップ面積を小さくす
る効果があり、チップコストを下げることができる。
ことなく、チップ面積に占める割合の大きいワードデコ
ーダを小面積で設計できるので、チップ面積を小さくす
る効果があり、チップコストを下げることができる。
第工図は本発明の一実施例、第２図は第１図の実施例の
動作を説明する動作波形図、第３図および第４図は従来
の回路例、第５図は本発明の他の実施例である。 Ｄ１〜Ｄ４・・・ワードデコーダ、ＭＣＩ〜ＭＣ４・・
・メモリセル、ＭＷ ・メインワード線、Ｗ１〜Ｗ４・
・ワード線、Ｒ・・・抵抗素子、ａ１〜ａ４・・・ブリ
デコード信号、φ・・・ワード線電荷引抜きのためのパ
ルス信ゆ、ｂ，５・・・ビット線、ＳＡ・・・センスア
ン笑 ぬ 第 ２ 図 冨 ３ 国 ０４α３α２へ， 囁 ４ の Ｑ＜’（Ａｘｒα
動作を説明する動作波形図、第３図および第４図は従来
の回路例、第５図は本発明の他の実施例である。 Ｄ１〜Ｄ４・・・ワードデコーダ、ＭＣＩ〜ＭＣ４・・
・メモリセル、ＭＷ ・メインワード線、Ｗ１〜Ｗ４・
・ワード線、Ｒ・・・抵抗素子、ａ１〜ａ４・・・ブリ
デコード信号、φ・・・ワード線電荷引抜きのためのパ
ルス信ゆ、ｂ，５・・・ビット線、ＳＡ・・・センスア
ン笑 ぬ 第 ２ 図 冨 ３ 国 ０４α３α２へ， 囁 ４ の Ｑ＜’（Ａｘｒα
Claims (1)
- 【特許請求の範囲】 １、２値情報を記憶するメモリセルを二次元的に配置し
、ワード線とビット線とによりメモリセルが選択され該
メモリセルの情報が読みだされる半導体メモリ装置にお
いて、上記ワード線を選択するためのワードデコーダ回
路を、 （１）ソースを第１の電源電圧に、ゲートを第１のアド
レス信号線にそれぞれ接続した第１の第１導電型の電界
効果トランジスタと、 （２）ソースを上記第１の第１導電型電界効果トランジ
スタのドレインに、ゲートを第２のアドレス信号線にそ
れぞれ接続した第２の第１導電型の電界効果トランジス
タと、 （３）ソースを第２の電源電圧に、ゲートを第３の信号
線に、ドレインを上記第２の第１導電型の電界効果トラ
ンジスタにそれぞれ接続した第３の第２導電型の電界効
果トランジスタとにより構成し、上記第２の第１導電型
の電界効果トランジスタのドレインと上記第３の第２導
電型の電界効果トランジスタのドレインとを上記ワード
線に接続し、 （４）上記第１および第２のアドレス信号線のうち少な
くとも１つのアドレス信号線を駆動することにより、上
記メモリセルより情報を読み出し、該読み出しメモリセ
ル情報がラッチ回路に格納された後、上記第１と第２の
第１導電型の電界効果トランジスタの少なくとも一方を
非導通とする如き電位に上記少なくとも１つのアドレス
信号線を変化せしめ、 （５）上記第３の信号線を、上記（４）の少なくとも１
つのアドレス信号線の電位の変化後、上記第３の第２導
電型の電界効果トランジスタを導通とする如き電位に変
化せしめ、 （６）上記第１および第２のアドレス信号線により上記
ワード線の電位がメモリセルを選択する如き電位に変化
する前に、上記第３の信号線の電位を上記第３の第２導
電型の電界効果トランジスタを非導通とする如き電位に
変化せしめ、 （７）上記ワード線と上記第２の電源端子との間に第１
の抵抗素子を接続せしめ、 （８）上記第１の抵抗素子の抵抗値は１０ＫΩ〜１０Ｇ
Ωの範囲にあることを特徴とする半導体集積回路装置。 ２、請求項第１項記載の半導体集積回路装置において、
上記ワード線と上記第３の第２導電型の電界効果トラン
ジスタのドレインとの間に、第４の第１導電型の電界効
果トランジスタと第５の第２導電型の電界効果トランジ
スタから成るインバータを接続し、上記ワード線と上記
第１の電源電圧端子との間を第２の抵抗素子で接続し、
上記第２の抵抗素子の抵抗値が１０ＫΩ〜１０ＧΩの範
囲にあることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1231568A JPH0395797A (ja) | 1989-09-08 | 1989-09-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1231568A JPH0395797A (ja) | 1989-09-08 | 1989-09-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0395797A true JPH0395797A (ja) | 1991-04-22 |
Family
ID=16925555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1231568A Pending JPH0395797A (ja) | 1989-09-08 | 1989-09-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0395797A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100300830B1 (ko) * | 1996-09-30 | 2001-09-03 | 가네꼬 히사시 | 반도체메모리의서브디코더에사용되는nor게이트 |
-
1989
- 1989-09-08 JP JP1231568A patent/JPH0395797A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100300830B1 (ko) * | 1996-09-30 | 2001-09-03 | 가네꼬 히사시 | 반도체메모리의서브디코더에사용되는nor게이트 |
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