JPH0396111A - クロック抽出用前処理回路 - Google Patents
クロック抽出用前処理回路Info
- Publication number
- JPH0396111A JPH0396111A JP1233220A JP23322089A JPH0396111A JP H0396111 A JPH0396111 A JP H0396111A JP 1233220 A JP1233220 A JP 1233220A JP 23322089 A JP23322089 A JP 23322089A JP H0396111 A JPH0396111 A JP H0396111A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- ecl
- input
- data signal
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明｛よ ディジタル伝送における受信側でのクロッ
ク再生のためのクロック抽出用前処理回路に関するもの
である。
ク再生のためのクロック抽出用前処理回路に関するもの
である。
従来の技術
従来のクロック抽出用前処理回路として（上 例えば″
アディジタルアブローチッーシンボルタイミングリカバ
リー システムズティエッチオーエルイーエヌジオシー
エトオール，アイイーイーイー トランス，コムユ（Ａ
Ｄｉｇｉｔａｌ Ａｐｐｒｏａｃｈ ｔｏＳｙｍｂｏ
ｌ Ｔｉｍｉｎｇ Ｒｅｃｏｖｅｒｙ Ｓｙｓｔｅｍｓ
’，ＴＨＯ ＬＥ−ＮＧＯＣｅｔ ａｌ．， ＩＥＥＥ
Ｔｒａｎｓ．Ｃｏｍｍｕｎ．，）Ｖｏｌ．ＣＯＭ−２
８，Ｎｏ，１２， ｐｐｌ９９３−１９９９． Ｄｅｃ
． ， １９８０に示されていも 第５図はこの従来の
クロック抽出用前処理回路のブロック図であり、 １は
入力データ信号 ９は分岐部であり、入力データ信号ｌ
を分岐部出力１０および１１の２つに分岐する。１２は
遅延部玄 分岐部出力１１を入力データ信号ｌのデータ
周期の１／２だけ遅延させ４ １３は排他的論理和ゲ
ートで、分岐部出力１０と遅延された分岐部出力ｌ１の
排他的論理和をとり、出力信号２０とすも 以上のよう
に構或された従来のクロツク抽出用前処理回路において
｛よ 入力データ信号１に等しい２つの分岐部出・力１
０，１１の排他的論理和がとられ しかも分岐部出力１
１には遅延が与えられているので、出力信号２０は入力
データ信号ｌの立上りおよび立下りに対応して発生する
遅延時間に等しいパルス幅のパルス列となる。
アディジタルアブローチッーシンボルタイミングリカバ
リー システムズティエッチオーエルイーエヌジオシー
エトオール，アイイーイーイー トランス，コムユ（Ａ
Ｄｉｇｉｔａｌ Ａｐｐｒｏａｃｈ ｔｏＳｙｍｂｏ
ｌ Ｔｉｍｉｎｇ Ｒｅｃｏｖｅｒｙ Ｓｙｓｔｅｍｓ
’，ＴＨＯ ＬＥ−ＮＧＯＣｅｔ ａｌ．， ＩＥＥＥ
Ｔｒａｎｓ．Ｃｏｍｍｕｎ．，）Ｖｏｌ．ＣＯＭ−２
８，Ｎｏ，１２， ｐｐｌ９９３−１９９９． Ｄｅｃ
． ， １９８０に示されていも 第５図はこの従来の
クロック抽出用前処理回路のブロック図であり、 １は
入力データ信号 ９は分岐部であり、入力データ信号ｌ
を分岐部出力１０および１１の２つに分岐する。１２は
遅延部玄 分岐部出力１１を入力データ信号ｌのデータ
周期の１／２だけ遅延させ４ １３は排他的論理和ゲ
ートで、分岐部出力１０と遅延された分岐部出力ｌ１の
排他的論理和をとり、出力信号２０とすも 以上のよう
に構或された従来のクロツク抽出用前処理回路において
｛よ 入力データ信号１に等しい２つの分岐部出・力１
０，１１の排他的論理和がとられ しかも分岐部出力１
１には遅延が与えられているので、出力信号２０は入力
データ信号ｌの立上りおよび立下りに対応して発生する
遅延時間に等しいパルス幅のパルス列となる。
つまり従来例の回路は入力データ信号１の微分および全
波整流を行っている。以上の動作により、クロック成分
を作り出し 後に接続すべきＳＡＷフィルタ等のクロッ
ク抽出回路によるクロック再生を容易にしている。クロ
ック戒分は遅延時間がデータ周期の１／２の時、最大と
なん 発明が解決しようとする課題 しかしながら上記のような構或で↓上 分岐部９や遅延
部１２を必要とし 高い周波数ではインピーダンスマッ
チングの点で分岐も容易ではなく、低い周波数では遅延
部の規模が大きくなるという課題を有してい九 本発明
はかかる点に鑑みなされたもので、ＥＣＬもしくはＳＣ
ＦＬゲートｌっで、入力データ信号をオフセットさせて
スイッチングすることにより、クロック成分を増加させ
るクロック抽出用前処理回路を提供することを目的とす
る。
波整流を行っている。以上の動作により、クロック成分
を作り出し 後に接続すべきＳＡＷフィルタ等のクロッ
ク抽出回路によるクロック再生を容易にしている。クロ
ック戒分は遅延時間がデータ周期の１／２の時、最大と
なん 発明が解決しようとする課題 しかしながら上記のような構或で↓上 分岐部９や遅延
部１２を必要とし 高い周波数ではインピーダンスマッ
チングの点で分岐も容易ではなく、低い周波数では遅延
部の規模が大きくなるという課題を有してい九 本発明
はかかる点に鑑みなされたもので、ＥＣＬもしくはＳＣ
ＦＬゲートｌっで、入力データ信号をオフセットさせて
スイッチングすることにより、クロック成分を増加させ
るクロック抽出用前処理回路を提供することを目的とす
る。
課題を解決するための手段
本発明は 入力データ信号にバイアス電圧を与える入力
バイアス部とその入力データ信号を入力するＥＣＬもし
くはＳＣＦＬゲートからなるクロック抽出用前処理回路
と、差動入力ＥＣＬもしくはＳＣＦＬゲートにおいて、
一方の入力に入力データ信号を、他方の入力にオフセッ
トしたバイアス電圧を加えるクロック抽出用前処理回路
である。
バイアス部とその入力データ信号を入力するＥＣＬもし
くはＳＣＦＬゲートからなるクロック抽出用前処理回路
と、差動入力ＥＣＬもしくはＳＣＦＬゲートにおいて、
一方の入力に入力データ信号を、他方の入力にオフセッ
トしたバイアス電圧を加えるクロック抽出用前処理回路
である。
作用
本発明は前記した構成により、ＥＣＬもしくはＳＣＦＬ
ゲートを用いて、入力データ信号を本来のスイッチング
しきい値からオフセットしてスイッチングすることによ
り、クロック成分の増加が達戒できも 実施例 第１図は本発明の第１の実施例におけるクロック抽出用
前処理回路のブロック図を示すものである。 １は入力
データ信殊 ４は入力バイアス部で入力データ信号ｌに
バイアス電圧を与えも ３は入力バイアス部４の制御入
力であり、前記バイアス電圧を決めも ５はゲート入力
信号であり、入力信号１にバイアス電圧を与えたもので
あも ６はＥＣＬもしくはＳＣＦＬゲートであり、本実
施例ではＯＲゲートである。 ２は出力信号で、ＯＲゲ
ート６の出力である。本実施例の測定結果を第２図に示
す。この隊 入力データ信号１（よ パターン発生器の
出力で（２”−１）ビット長の疑似ランダムパターンで
振幅は約ｔ Ｖｐ！）であも 伝送速度は２， ５Ｇｂ
／亀 ＥＣＬゲートはソニー（株）製ＥＣＬ−Ｉ Ｃ
（Ｃｘ ＢＩＩＯＯＱ：ＯＲゲート）であも 他のＩＣ
（ＣｘＢ１１０２Ｑ）の場合においても以下と同等の結
果が得られている。横軸は入力バイアス部４により与え
られたバイアス電圧玄 本来のスイッチングのしきい値
（標準的には−１．３Ｖ）からのオフセット電圧で示し
てあム 左の縦軸は第３図に示すように 出力信号２の
周波数スペクトラムにおけるクロツク戊分のピーク値（
右の縦軸）とその両側．のフロアレベルとの差（Ｃ Ｎ
Ｒ： Ｃｌｏｃｋ ｓｉｇｎａｌ ｔｏ Ｎｏｉｓ
ｅ ｆ１ｏｏｒ Ｒａｔｉｏ）であり、バンド幅１００
ｋＨｚのスペクトラムアナライザの表示値で示してあも
第２図からわかるように本来のスイッチングのしきい
俵 つまりオフセット電圧ＯｖにおいてＣＮＲ、ピーク
出力共に極小値を示しており、オフセット電圧が約±０
．３５Ｖの時極大値を示していも したがって、この２
つの極大のいずれかになるようにオフセット電圧を設定
して入力データ信号１をバイアスすれば クロック抽出
に適した出力信号２が得られもＣＮＲが４５ｄＢ程度あ
れば Ｑが１０００程度のＳＡＷフィルタを通すことに
より良好なクロックが得られも 光伝送のような一般に
直流成分を伝送しない伝送系においてＣヨ 受信側で
データ信号のクランプにより直流成分を再生する力ｔ
そのクランプ回路で本実施例における入力バイアス部４
を兼用することもできる。第４図は本発明の第２の実施
例におけるクロック抽出用前処理回路のブロック図を示
すものであも １は入力データ信号 ８は差動入力ＥＣ
ＬもしくはＳＣＦＬゲート、 ７は反転入九 ２は出力
信号であム 第１の実施例からわかるように 入力デー
タ信号１を本来のスイッ、チングのしきい値からオフセ
ットした値でスイッチングすればクロック成分の増加が
得られるので、差勤入力の場合、入力データ信号１には
バイアス電圧を与えず（ＥＣＬレベルもしくはＳＣＦＬ
レベルのまま）、もう一方の入力である反転入力７にオ
フセットさせたバイアス電圧を与えれば 第１の実施例
と等価の効果が得られも 発明の効果 以上説明したように 本発明によれ（ヱ 入カデータ信
号をオフセットさせたしきい値でスイッチングすること
によりクロック成分を増加させることができ、その実用
的効果は太きｂ〜
ゲートを用いて、入力データ信号を本来のスイッチング
しきい値からオフセットしてスイッチングすることによ
り、クロック成分の増加が達戒できも 実施例 第１図は本発明の第１の実施例におけるクロック抽出用
前処理回路のブロック図を示すものである。 １は入力
データ信殊 ４は入力バイアス部で入力データ信号ｌに
バイアス電圧を与えも ３は入力バイアス部４の制御入
力であり、前記バイアス電圧を決めも ５はゲート入力
信号であり、入力信号１にバイアス電圧を与えたもので
あも ６はＥＣＬもしくはＳＣＦＬゲートであり、本実
施例ではＯＲゲートである。 ２は出力信号で、ＯＲゲ
ート６の出力である。本実施例の測定結果を第２図に示
す。この隊 入力データ信号１（よ パターン発生器の
出力で（２”−１）ビット長の疑似ランダムパターンで
振幅は約ｔ Ｖｐ！）であも 伝送速度は２， ５Ｇｂ
／亀 ＥＣＬゲートはソニー（株）製ＥＣＬ−Ｉ Ｃ
（Ｃｘ ＢＩＩＯＯＱ：ＯＲゲート）であも 他のＩＣ
（ＣｘＢ１１０２Ｑ）の場合においても以下と同等の結
果が得られている。横軸は入力バイアス部４により与え
られたバイアス電圧玄 本来のスイッチングのしきい値
（標準的には−１．３Ｖ）からのオフセット電圧で示し
てあム 左の縦軸は第３図に示すように 出力信号２の
周波数スペクトラムにおけるクロツク戊分のピーク値（
右の縦軸）とその両側．のフロアレベルとの差（Ｃ Ｎ
Ｒ： Ｃｌｏｃｋ ｓｉｇｎａｌ ｔｏ Ｎｏｉｓ
ｅ ｆ１ｏｏｒ Ｒａｔｉｏ）であり、バンド幅１００
ｋＨｚのスペクトラムアナライザの表示値で示してあも
第２図からわかるように本来のスイッチングのしきい
俵 つまりオフセット電圧ＯｖにおいてＣＮＲ、ピーク
出力共に極小値を示しており、オフセット電圧が約±０
．３５Ｖの時極大値を示していも したがって、この２
つの極大のいずれかになるようにオフセット電圧を設定
して入力データ信号１をバイアスすれば クロック抽出
に適した出力信号２が得られもＣＮＲが４５ｄＢ程度あ
れば Ｑが１０００程度のＳＡＷフィルタを通すことに
より良好なクロックが得られも 光伝送のような一般に
直流成分を伝送しない伝送系においてＣヨ 受信側で
データ信号のクランプにより直流成分を再生する力ｔ
そのクランプ回路で本実施例における入力バイアス部４
を兼用することもできる。第４図は本発明の第２の実施
例におけるクロック抽出用前処理回路のブロック図を示
すものであも １は入力データ信号 ８は差動入力ＥＣ
ＬもしくはＳＣＦＬゲート、 ７は反転入九 ２は出力
信号であム 第１の実施例からわかるように 入力デー
タ信号１を本来のスイッ、チングのしきい値からオフセ
ットした値でスイッチングすればクロック成分の増加が
得られるので、差勤入力の場合、入力データ信号１には
バイアス電圧を与えず（ＥＣＬレベルもしくはＳＣＦＬ
レベルのまま）、もう一方の入力である反転入力７にオ
フセットさせたバイアス電圧を与えれば 第１の実施例
と等価の効果が得られも 発明の効果 以上説明したように 本発明によれ（ヱ 入カデータ信
号をオフセットさせたしきい値でスイッチングすること
によりクロック成分を増加させることができ、その実用
的効果は太きｂ〜
第１図は本発明における第１の実施例を示すプロックは
第２図は同実施例における測定結果を示す特性は 第
３図は同実施例におけるＣＮＲとピーク出力の定義を示
すは 第４図は第２の実施例を示すブロックは 第５図
は従来例を示すブロック図である。 ｌ・・・・入力データ信！ ２．２０・・・・出力信
号 ４・・・・入力バイアス敵 ６・・・・ＥＣＬゲー
ト、 ７・・・・反転入九 ８・・・・差動入力ＥＣＬ
ゲート、 ９・・・・分岐鳳ｌ２・・・・遅延敵１３・
・・・排他的論理和ゲー ト。
第２図は同実施例における測定結果を示す特性は 第
３図は同実施例におけるＣＮＲとピーク出力の定義を示
すは 第４図は第２の実施例を示すブロックは 第５図
は従来例を示すブロック図である。 ｌ・・・・入力データ信！ ２．２０・・・・出力信
号 ４・・・・入力バイアス敵 ６・・・・ＥＣＬゲー
ト、 ７・・・・反転入九 ８・・・・差動入力ＥＣＬ
ゲート、 ９・・・・分岐鳳ｌ２・・・・遅延敵１３・
・・・排他的論理和ゲー ト。
Claims (2)
- （１）ＥＣＬ（ＥｍｉｔｔｅｒＣｏｕｐｌｅｄＬｏｇｉ
ｃ）ゲート（ＦＥＴの場合はＳＣＦＬ：ＳｏｕｒｃｅＣ
ｏｕｐｌｅｄＦＥＴＬｏｇｉｃゲート）と入力バイアス
部とからなり、入力データ信号に前記入力バイアス部に
よって本来のＥＣＬレベル（もしくはＳＣＦＬレベル）
からオフセットさせたバイアス電圧を与え、前記ＥＣＬ
ゲート（もしくはＳＣＦＬゲート）に入力することによ
り、出力信号のクロック成分を増加させることを特徴と
するクロック抽出用前処理回路。 - （２）差動入力を有するＥＣＬゲート（もしくはＳＣＦ
Ｌゲート）において、前記ＥＣＬゲート（もしくはＳＣ
ＦＬゲート）の一方の入力にＥＣＬレベル（もしくはＳ
ＣＦＬレベル）のデータ信号を入力し、他方の入力に本
来のＥＣＬ（もしくはＳＣＦＬ）のしきい値レベルから
オフセットさせたバイアス電圧を与えることにより、出
力信号のクロック成分を増加させることを特徴とするク
ロック抽出用前処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1233220A JPH0396111A (ja) | 1989-09-08 | 1989-09-08 | クロック抽出用前処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1233220A JPH0396111A (ja) | 1989-09-08 | 1989-09-08 | クロック抽出用前処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0396111A true JPH0396111A (ja) | 1991-04-22 |
Family
ID=16951641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1233220A Pending JPH0396111A (ja) | 1989-09-08 | 1989-09-08 | クロック抽出用前処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0396111A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03184438A (ja) * | 1989-12-13 | 1991-08-12 | Matsushita Electric Ind Co Ltd | クロック抽出用前処理回路 |
-
1989
- 1989-09-08 JP JP1233220A patent/JPH0396111A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03184438A (ja) * | 1989-12-13 | 1991-08-12 | Matsushita Electric Ind Co Ltd | クロック抽出用前処理回路 |
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