JPH0399508A - 対数変換回路 - Google Patents
対数変換回路Info
- Publication number
- JPH0399508A JPH0399508A JP1235771A JP23577189A JPH0399508A JP H0399508 A JPH0399508 A JP H0399508A JP 1235771 A JP1235771 A JP 1235771A JP 23577189 A JP23577189 A JP 23577189A JP H0399508 A JPH0399508 A JP H0399508A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- transistors
- current
- supplied
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、半導体集積回路に内蔵され信号電圧（電流
）を対数変換して出力する対数変換回路に関する。
）を対数変換して出力する対数変換回路に関する。
（従来の技術）
第３図は従来の対数変換回路であり、第１の信号源３１
からの信号電流は、抵抗Ｒ３１を介した後、トランジス
タＱ３１のコレクタに供給されるとともに、第１の演算
増幅器０Ｐ３１の反転入力端子に供給される。この演算
増幅器０Ｐ３１の非反転入力端子は、接地されている。
からの信号電流は、抵抗Ｒ３１を介した後、トランジス
タＱ３１のコレクタに供給されるとともに、第１の演算
増幅器０Ｐ３１の反転入力端子に供給される。この演算
増幅器０Ｐ３１の非反転入力端子は、接地されている。
また第２の信号源３２からの信号電流は、抵抗Ｒ３２を
介した後、トランジスタＱ３２のコレクタに供給される
とともに、第２の演算増幅器０Ｐ３２の反転入力端子に
供給される。この演算増幅器ＯＰ ３２の非反転入力端
子は接地されている。
介した後、トランジスタＱ３２のコレクタに供給される
とともに、第２の演算増幅器０Ｐ３２の反転入力端子に
供給される。この演算増幅器ＯＰ ３２の非反転入力端
子は接地されている。
演算増幅器０Ｐ３２の出力端子は前記トランジスタＱ３
１、Ｑ３２の共通エミッタに接続されている。
１、Ｑ３２の共通エミッタに接続されている。
また、演算増幅器ＯＰ ３１の出力端子は、抵抗Ｒ３３
を介した後、トランジスタＱ３２のベースに接続される
とともに抵抗Ｒ３４を介して接地されている。
を介した後、トランジスタＱ３２のベースに接続される
とともに抵抗Ｒ３４を介して接地されている。
なおトランジスタＱ３１のベースは、抵抗Ｒ３５を介し
て接地されている。
て接地されている。
上記の回路によると演算増幅器０Ｐ３１，０Ｐ３２の反
転入力端子は、非反転入力端子と同じ電位（接地電位）
になるように制御される。これは演算増幅器０Ｐ３１は
反転入力端子側の電位が高くなる（トランジスタＱ３１
のコレクタ電位が高くなる）と、トランジスタＱ３２の
ベースを制御してトランジスタＱ３２のコレクタ電位を
高くするように働き。また、演算増幅器０Ｐ３２は、反
転入力端子の電位が高くなる（トランジスタＱ３２のコ
レクタ電位が高くなる）とトランジスタＱ３２のエミッ
タ側の電流を増加させて、トランジスタＱ３２のコレク
タ電位を一定に維持しようと働くからである。
転入力端子は、非反転入力端子と同じ電位（接地電位）
になるように制御される。これは演算増幅器０Ｐ３１は
反転入力端子側の電位が高くなる（トランジスタＱ３１
のコレクタ電位が高くなる）と、トランジスタＱ３２の
ベースを制御してトランジスタＱ３２のコレクタ電位を
高くするように働き。また、演算増幅器０Ｐ３２は、反
転入力端子の電位が高くなる（トランジスタＱ３２のコ
レクタ電位が高くなる）とトランジスタＱ３２のエミッ
タ側の電流を増加させて、トランジスタＱ３２のコレク
タ電位を一定に維持しようと働くからである。
対数変換出力は、演算増幅器ｏｐａｉの出力端子から導
出されるが、その出力電圧ＶｏｕＬは、次式のように表
される。
出されるが、その出力電圧ＶｏｕＬは、次式のように表
される。
上記したように、この対数変換回路は、入力信号電圧（
電流）ＶｌとＶ２比を対数変換した出力を得ることがで
きる。
電流）ＶｌとＶ２比を対数変換した出力を得ることがで
きる。
ここで抵抗Ｒ３４とＲ３５とは同じ値であり、トランジ
スタＱ３１のベース電流による誤差を小さくするための
ものである。
スタＱ３１のベース電流による誤差を小さくするための
ものである。
（発明が解決しようとする課題）
従来の回路によると、Ｉ２＞＞１１つまり、トランジス
タＱ３２のコレクタ電流がトランジスタＱ３１のコレク
タ電流よりも大きくなったときに、異常動作モードにな
ることがある。これはトランジスタＱ３１が飽和状態と
なりベース電流が増加し、抵抗Ｒ３５による電圧降下が
大きくなり、演算増幅器０Ｐ３１によるフィードバック
制御が正常に得られなくなるからである。言い換えると
、演算増幅器０Ｐ３１の出力がトランジスタＱ３２のベ
ースを制御してトランジスタＱ３１とＱ３２のコレクタ
電位を等しくしようとしても、抵抗Ｒ３５による電圧降
下で生じた電位が定常的に存在する。
タＱ３２のコレクタ電流がトランジスタＱ３１のコレク
タ電流よりも大きくなったときに、異常動作モードにな
ることがある。これはトランジスタＱ３１が飽和状態と
なりベース電流が増加し、抵抗Ｒ３５による電圧降下が
大きくなり、演算増幅器０Ｐ３１によるフィードバック
制御が正常に得られなくなるからである。言い換えると
、演算増幅器０Ｐ３１の出力がトランジスタＱ３２のベ
ースを制御してトランジスタＱ３１とＱ３２のコレクタ
電位を等しくしようとしても、抵抗Ｒ３５による電圧降
下で生じた電位が定常的に存在する。
そこでこの発明は、従来のような異常動作モードになり
にくい対数変換回路を提供することを目的とする。
にくい対数変換回路を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
この発明は、第１の信号電流がコレクタに供給される第
１のトランジスタと、第２の信号電流がコレクタに供給
され、エミッタが前記第１のトランジスタのエミッタと
共通接続された第２のトランジスタと、第１と第２の信
号電流が反転入力端子と非反転入力端子に供給され、第
１、第２のトランジスタのコレクタ電位が略等しくなる
ようにその出力により第１若しくは第２のトランジスタ
のベースを制御する演算増幅手段と、第１及び第２のト
ランジスタのコレクタ電位を検出する第１、第２の入力
端子と基準電圧が供給される第３の入力端子を有し、前
記第１及び第２のトランジスタの共通エミッタを飽和を
防ぐ方向へ制御する帰還手段とを具備し、前記演算増幅
手段の出力に前記第１と第２の信号電流の比の対数変換
出力を得るように構成されている。
１のトランジスタと、第２の信号電流がコレクタに供給
され、エミッタが前記第１のトランジスタのエミッタと
共通接続された第２のトランジスタと、第１と第２の信
号電流が反転入力端子と非反転入力端子に供給され、第
１、第２のトランジスタのコレクタ電位が略等しくなる
ようにその出力により第１若しくは第２のトランジスタ
のベースを制御する演算増幅手段と、第１及び第２のト
ランジスタのコレクタ電位を検出する第１、第２の入力
端子と基準電圧が供給される第３の入力端子を有し、前
記第１及び第２のトランジスタの共通エミッタを飽和を
防ぐ方向へ制御する帰還手段とを具備し、前記演算増幅
手段の出力に前記第１と第２の信号電流の比の対数変換
出力を得るように構成されている。
（作用）
上記の手段により、第１と第２のトランジスタのコレク
タ電位は、帰還手段により監硯されており、この帰還量
の設定により第１と第２のトランジスタのいずれかが飽
和状態になろうとしても、第１と第２のトランジスタの
共通エミッタの電流が制御される。これにより、第１と
第２のトランジスタの飽和が防止され、異常動作モード
に移行することはなくなる。
タ電位は、帰還手段により監硯されており、この帰還量
の設定により第１と第２のトランジスタのいずれかが飽
和状態になろうとしても、第１と第２のトランジスタの
共通エミッタの電流が制御される。これにより、第１と
第２のトランジスタの飽和が防止され、異常動作モード
に移行することはなくなる。
（実施例）
以下、この発明の実施例を図面を参照して説明する。
第１図はこの発明の一実施例である。第１の信号源１１
の信号電流は、抵抗Ｒ１を介してトランジスタＱ１のコ
レクタに供給され、また抵抗Ｒ１に生じた電圧は演算増
幅器ＯＰＩの反転入カ端子に供給される。また第２の信
号源１２の信号電流は、抵抗Ｒ２を介してトランジスタ
Ｑ２のコレクタに供給され、また抵抗Ｒ２に生じた電圧
は演算増幅器ＯＰＩの非反転入力端子に供給される。
の信号電流は、抵抗Ｒ１を介してトランジスタＱ１のコ
レクタに供給され、また抵抗Ｒ１に生じた電圧は演算増
幅器ＯＰＩの反転入カ端子に供給される。また第２の信
号源１２の信号電流は、抵抗Ｒ２を介してトランジスタ
Ｑ２のコレクタに供給され、また抵抗Ｒ２に生じた電圧
は演算増幅器ＯＰＩの非反転入力端子に供給される。
トランジスタＱ１のベースは抵抗Ｒ５を介して接地され
、トランジスタＱ２のベースは抵抗Ｒ４を介して接地さ
れている。そしてトランジスタＱ２のベースには抵抗Ｒ
３を介して演算増幅器ＯＰＩの出力が帰還されている。
、トランジスタＱ２のベースは抵抗Ｒ４を介して接地さ
れている。そしてトランジスタＱ２のベースには抵抗Ｒ
３を介して演算増幅器ＯＰＩの出力が帰還されている。
次に、トランジスタＱ１のコレクタはトランジスタＱＢ
のベースに接続され、その電位が検出され、トランジス
タＱ２のコレクタはトランジスタＱ５のベースに接続さ
れ、その電位が検出される。
のベースに接続され、その電位が検出され、トランジス
タＱ２のコレクタはトランジスタＱ５のベースに接続さ
れ、その電位が検出される。
トランジスタＱ４、Ｑ５、ＱＢの共通エミッタは、定電
流源１１１を介して正電ｌＸＶ ｅｃに接続されている
。またトランジスタＱ４のベースは、接地されて基準電
位に保たれ、コレクタは、トランジスタＱ７のコレクタ
およびベース、トランジスタＱＢのベースに接続されて
いる。トランジスタＱ７とＱＢはカレントミラー回路を
構成しており。トランジスタＱ８のエミッタは、トラン
ジスタＱ５とＱＢのコレクタに接続されている。トラン
ジスタＱ７とＱＢのコレクタは負電源Ｖ（３ｅに接続さ
れている。
流源１１１を介して正電ｌＸＶ ｅｃに接続されている
。またトランジスタＱ４のベースは、接地されて基準電
位に保たれ、コレクタは、トランジスタＱ７のコレクタ
およびベース、トランジスタＱＢのベースに接続されて
いる。トランジスタＱ７とＱＢはカレントミラー回路を
構成しており。トランジスタＱ８のエミッタは、トラン
ジスタＱ５とＱＢのコレクタに接続されている。トラン
ジスタＱ７とＱＢのコレクタは負電源Ｖ（３ｅに接続さ
れている。
トランジスタＱ５ 、ＱＢのコレクタ出力の和は、基準
電位によりドライブされるトランジスタＱ４のコレクタ
出力電流と等しくなるようにカレントミラー回路が働く
。トランジスタＱ８のコレクタは、トランジスタＱ３の
ベースに接続されている。
電位によりドライブされるトランジスタＱ４のコレクタ
出力電流と等しくなるようにカレントミラー回路が働く
。トランジスタＱ８のコレクタは、トランジスタＱ３の
ベースに接続されている。
トランジスタＱ３のコレクタは、負電源Ｖｅｅに接続さ
れ、エミッタは抵抗Ｒｅを介してトランジスタＱｌとＱ
２の共通エミッタに接続されている。
れ、エミッタは抵抗Ｒｅを介してトランジスタＱｌとＱ
２の共通エミッタに接続されている。
トランジスタＱ４〜Ｑ８は、入力が３つの演算増幅器と
して機能し、トランジスタＱ１とＱ２のコレクタ電位を
接地電位と等しくするように動作する。今、トランジス
タＱ５ 、ＱＢのベース電位が高くなり、トランジスタ
Ｑ５ 、ＱＢ側がらトランジスタＱ８に流れ込む電流が
少なくなったとすると、カレントミラー動作により、ト
ランジスタＱ８のコレクタには、トランジスタＱ３側が
ら流れ込む電流が多くなる。このカレントミラー電流は
、トランジスタＱ４のベースに接地（基準電位）に基づ
いている。このためにトランジスタＱｌ。
して機能し、トランジスタＱ１とＱ２のコレクタ電位を
接地電位と等しくするように動作する。今、トランジス
タＱ５ 、ＱＢのベース電位が高くなり、トランジスタ
Ｑ５ 、ＱＢ側がらトランジスタＱ８に流れ込む電流が
少なくなったとすると、カレントミラー動作により、ト
ランジスタＱ８のコレクタには、トランジスタＱ３側が
ら流れ込む電流が多くなる。このカレントミラー電流は
、トランジスタＱ４のベースに接地（基準電位）に基づ
いている。このためにトランジスタＱｌ。
Ｑ２の電流が多くなり、接地電位になる。一方、演算増
幅器ＯＰＩは、トランジスタＱｌ 、Ｑ２のコレクタ電
位を差動演算して、その出力をトランジスタＱ２のベー
スに帰還し、トランジスタＱｌとＱ２のコレクタ電位を
等しくするように動作する。
幅器ＯＰＩは、トランジスタＱｌ 、Ｑ２のコレクタ電
位を差動演算して、その出力をトランジスタＱ２のベー
スに帰還し、トランジスタＱｌとＱ２のコレクタ電位を
等しくするように動作する。
例えば、抵抗Ｒ２に流れる電流Ｉ２が抵抗Ｒ１に流れる
電流Ｉｆよりも大きいときは、トランジスタＱ２のコレ
クタ電圧が、Ｑｌのそれよりも高くなろうとする。する
と演算増幅器ＯＰ１の出力電圧が高くなり、トランジス
タＱ２のベース電位が上り、トランジスタＱ２のコレク
タ電流が増加し、結局Ｑ２のコレクタ電位はＱｌのコレ
クタ電位と等しくなる。
電流Ｉｆよりも大きいときは、トランジスタＱ２のコレ
クタ電圧が、Ｑｌのそれよりも高くなろうとする。する
と演算増幅器ＯＰ１の出力電圧が高くなり、トランジス
タＱ２のベース電位が上り、トランジスタＱ２のコレク
タ電流が増加し、結局Ｑ２のコレクタ電位はＱｌのコレ
クタ電位と等しくなる。
また、トランジスタＱ３の電流が、Ｉ！＋１２よりも少
ないと、トランジスタＱＩ ＳＱ２のコレクタ電圧が、
接地電位よりも上ろうとする。しかし、このためにトラ
ンジスタＱ５ 、ＱＢの電流が少なくなるためにトラン
ジスタＱ４、Ｑ４、ＱＢの電流が増加し、トランジスタ
Ｑ３のベース電位を下げるので、トランジスタＱ３の電
流が増える方向に動作し、結局、トランジスタＱｌとＱ
２のコレクタ電位は、接地電位になる。
ないと、トランジスタＱＩ ＳＱ２のコレクタ電圧が、
接地電位よりも上ろうとする。しかし、このためにトラ
ンジスタＱ５ 、ＱＢの電流が少なくなるためにトラン
ジスタＱ４、Ｑ４、ＱＢの電流が増加し、トランジスタ
Ｑ３のベース電位を下げるので、トランジスタＱ３の電
流が増える方向に動作し、結局、トランジスタＱｌとＱ
２のコレクタ電位は、接地電位になる。
次に、上記のように動作する回路の出力電圧Ｖ ｏｕｔ
について説明する。
について説明する。
ここで抵抗Ｒ４の両端電圧ＶＲは、
Ｖ Ｒ４−Ｖ ＢＥＱ２− Ｖ ＢＥＱＩ演算増幅器Ｏ
ＰＩ の出力電圧は 上記のように、出力電圧Ｖ ｏｕｔは、２つの入力電圧
の比の対数に比例した電圧となる。
ＰＩ の出力電圧は 上記のように、出力電圧Ｖ ｏｕｔは、２つの入力電圧
の比の対数に比例した電圧となる。
上記の回路において、トランジスタロ１或いはＱ２が、
飽和状態になりかけ、コレクタ電位が接地電位よりも低
くなろうとすると、トランジスタＱ５及びＱＢが各コレ
クタ電位を検出して、トランジスタＱ３を制御する。こ
れによりトランジスタＱｌ、Ｑ２が飽和状態になるのが
防止され、従来の回路のように異常モードになることは
ない。
飽和状態になりかけ、コレクタ電位が接地電位よりも低
くなろうとすると、トランジスタＱ５及びＱＢが各コレ
クタ電位を検出して、トランジスタＱ３を制御する。こ
れによりトランジスタＱｌ、Ｑ２が飽和状態になるのが
防止され、従来の回路のように異常モードになることは
ない。
さらに上記の構成とすることにより、トランジスタＱ５
、ＱＢのベース電流がトランジスタＱ１、Ｑ２のコレ
クタに等しく流れ込むために、トランジスタＱＬ、Ｑ２
の電流比を大きく狂わせることはなく誤差の発生が少な
い。
、ＱＢのベース電流がトランジスタＱ１、Ｑ２のコレ
クタに等しく流れ込むために、トランジスタＱＬ、Ｑ２
の電流比を大きく狂わせることはなく誤差の発生が少な
い。
第２図はこの発明の他の実施例である。
第２図において第１図の回路と同一部分には同一符号を
付している。第１図の回路と異なる部分は、トランジス
タＱ３に対する帰還経路が変わった点である。即ち、ト
ランジスタＱ４、Ｑ５、ＱＢのコレクタは共通に定電流
ｌＸＩ ２１を介して負電源ｖｅｅに接続されている。
付している。第１図の回路と異なる部分は、トランジス
タＱ３に対する帰還経路が変わった点である。即ち、ト
ランジスタＱ４、Ｑ５、ＱＢのコレクタは共通に定電流
ｌＸＩ ２１を介して負電源ｖｅｅに接続されている。
トランジスタＱ４のコレクタは、カレントミラー回路を
構成するトランジスタＱＩＯのコレクタ及びベースに接
続されるとともにトランジスタＱｌｌのベースに接続さ
れている。トランジスタＱｌｌのコレクタはトランジス
タＱ５とＱＢのエミッタに接続されるとともにトランジ
スタＱ１２のベースに接続される。トランジス９ Ｑ
１０、Ｑｌｌ、Ｑ １．２（７） ｊ−ミツ９１；！正
電源ＶＣＣＩ：接続されでいる。
構成するトランジスタＱＩＯのコレクタ及びベースに接
続されるとともにトランジスタＱｌｌのベースに接続さ
れている。トランジスタＱｌｌのコレクタはトランジス
タＱ５とＱＢのエミッタに接続されるとともにトランジ
スタＱ１２のベースに接続される。トランジス９ Ｑ
１０、Ｑｌｌ、Ｑ １．２（７） ｊ−ミツ９１；！正
電源ＶＣＣＩ：接続されでいる。
トランジスタＱ１２のコレクタは、トランジスタＱ３と
カレントミラー関係にあるトランジスタＱ１３のコレク
タ及びベースに接続されるとともにトランジスタＱ３の
ベースに接続されている。これによりトランジスタＱＩ
２のコレクタ出力は、トランジスタＱ３を制御すること
ができる。この実施例の動作原理はさきの実施例と同じ
である。
カレントミラー関係にあるトランジスタＱ１３のコレク
タ及びベースに接続されるとともにトランジスタＱ３の
ベースに接続されている。これによりトランジスタＱＩ
２のコレクタ出力は、トランジスタＱ３を制御すること
ができる。この実施例の動作原理はさきの実施例と同じ
である。
［発明の効果］
以上説明したようにこの発明によれば、従来のような異
常動作モードになりにくい対数変換回路を提供できる。
常動作モードになりにくい対数変換回路を提供できる。
第１図はこの発明の一実施例を示す回路図、第２図はこ
の発明の他の実施例を示す回路図、第３図は従来の対数
変換回路を示す図である。 Ｑ１〜Ｑ１３・・・トランジスタ、Ｒ１−Ｒ１３・・・
抵抗、ＯＰｌ・・・演算増幅器。
の発明の他の実施例を示す回路図、第３図は従来の対数
変換回路を示す図である。 Ｑ１〜Ｑ１３・・・トランジスタ、Ｒ１−Ｒ１３・・・
抵抗、ＯＰｌ・・・演算増幅器。
Claims (1)
- 【特許請求の範囲】 第１の信号電流がコレクタに供給される第１のトランジ
スタと、 第２の信号電流がコレクタに供給され、エミッタが前記
第１のトランジスタのエミッタと共通接続された第２の
トランジスタと、 第１と第２の信号電流が反転入力端子と非反転入力端子
に供給され、第１、第２のトランジスタのコレクタ電位
が略等しくなるようにその出力により第１若しくは第２
のトランジスタのベースを制御する演算増幅手段と、 第１及び第２のトランジスタのコレクタ電位を検出する
第１、第２の入力端子と基準電圧が供給される第３の入
力端子を有し、前記第１及び第２のトランジスタの共通
エミッタを制御する帰還手段とを具備し、前記演算増幅
手段の出力に前記第１と第２の信号電流の比の対数変換
出力を得る対数変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1235771A JPH0748625B2 (ja) | 1989-09-13 | 1989-09-13 | 対数変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1235771A JPH0748625B2 (ja) | 1989-09-13 | 1989-09-13 | 対数変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0399508A true JPH0399508A (ja) | 1991-04-24 |
| JPH0748625B2 JPH0748625B2 (ja) | 1995-05-24 |
Family
ID=16990996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1235771A Expired - Fee Related JPH0748625B2 (ja) | 1989-09-13 | 1989-09-13 | 対数変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748625B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009148618A (ja) * | 2009-04-03 | 2009-07-09 | Kose Corp | コンパクト容器 |
| US9298952B2 (en) | 2013-11-18 | 2016-03-29 | King Fahd University Of Petroleum And Minerals | CMOS logarithmic current generator and method for generating a logarithmic current |
-
1989
- 1989-09-13 JP JP1235771A patent/JPH0748625B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009148618A (ja) * | 2009-04-03 | 2009-07-09 | Kose Corp | コンパクト容器 |
| US9298952B2 (en) | 2013-11-18 | 2016-03-29 | King Fahd University Of Petroleum And Minerals | CMOS logarithmic current generator and method for generating a logarithmic current |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0748625B2 (ja) | 1995-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3394389B2 (ja) | 直流安定化電源回路 | |
| JPS61230411A (ja) | 電気回路 | |
| JPS6142965B2 (ja) | ||
| US3717821A (en) | Circuit for minimizing the signal currents drawn by the input stage of an amplifier | |
| JP3697679B2 (ja) | 安定化電源回路 | |
| JPH0546571B2 (ja) | ||
| US4308504A (en) | Direct-coupled amplifier circuit with DC output offset regulation | |
| US4937515A (en) | Low supply voltage current mirror circuit | |
| JPH0399508A (ja) | 対数変換回路 | |
| JP2533201B2 (ja) | Ａｍ検波回路 | |
| US4004161A (en) | Rectifying circuits | |
| KR0167562B1 (ko) | 전류 임계 검출기 회로 | |
| JPS60191320A (ja) | 電流しきい値検出器 | |
| JP3659741B2 (ja) | 出力トランジスタの保護回路 | |
| US3467908A (en) | Input current compensation with temperature for differential transistor amplifier | |
| JPH0444407A (ja) | 利得制御回路 | |
| JPS589589A (ja) | 小型直流モ−タの速度制御回路 | |
| JP2623954B2 (ja) | 利得可変増幅器 | |
| JP3318161B2 (ja) | 低電圧動作型増幅装置、および、それを用いた光ピックアップ | |
| KR830001932B1 (ko) | 증폭회로 | |
| JPH08307166A (ja) | 差動増幅器及び充電装置 | |
| JP3243947B2 (ja) | 演算増幅器 | |
| JPH0576044B2 (ja) | ||
| JP3063345B2 (ja) | 飽和防止回路 | |
| JPH0315844B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |