JPH0399518A

JPH0399518A - 論理回路

Info

Publication number: JPH0399518A
Application number: JP1236711A
Authority: JP
Inventors: Susumu Tanimoto; 谷本　晋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-09-12
Filing date: 1989-09-12
Publication date: 1991-04-24
Anticipated expiration: 2011-10-23
Also published as: JP2545995B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は、相補型ＭＩＳ（金属絶縁膜半導体）ＦＥＴを
使用した論理回路に関し、特にレシオ回路によって構成
された論理回路に関する。

［従来の技術］従来、ＣＭＯ８集積回路によって構成された一般的なＮ
ＯＲ回路として、第５図に示す回路が知られている。こ
の回路は、電源ｖｎｏと出力端との間に直列に接続され
たＰチャネルＭＯ８ＦＥＴＭＰ、、、ＭＰ、。、・・・
、ＭＰ、わと、上記出力端と接地との間に並列接続され
たＮチャネルＭＯ８ＦＥＴＭＮ１１１ＭＮＩ２．・・・
９ＭＮ１．、とから構成され、これらＭＯＳＦＥＴのゲ
ートに入力信号５ＩＩＳ２１・・・ＩＳＩ’ｌが入力さ
れ、出力端からＮＯＲ結果である出力信号Ｓ。が出力さ
れるものとなっている。

しかし、この回路では、出力端がｎ個のＰチャネルＭＯ
８ＦＥＴＭＰ、□＋　Ｍ　Ｐ　１２１　・・・、ＭＰ、
。を介して電源ＶＯＯと接続されているので、信号の立
ち上がりに時間がかかるという問題がある。

そこで、この欠点を解決するものとして、第６図に示す
ようなレシオ回路を使用した０ＭＯ８−ＮＯＲ回路が知
られている。この回路では、前述したレシオレス回路に
おけるｎ個のＰチャネルＭＯ３ＦＥＴＭＰＩＩ、ＭＰ、
。、・・・、ＭＰ、、の代わりに、ゲートが接地された
負荷としてのＰチャネルＭＯ８ＦＥＴＭＰ、を電源ＶＤ
Ｄと出力端との間に接続し、並列接続されたＮチャネル
ＭＯ８ＦＥＴＭＮ、、、ＭＮ、。、・・・、ＭＮ、、を
、上記ＰチャネルＭＯ８ＦＥＴＭＰ、を駆動するドライ
バとして機能させるようにしている。

この回路によれば、電源ＶＤＤと出力端との間に接続さ
れたＦＥＴが１つであるため、出力の立ち上がり時間が
短く、回路の高速化を図ることができる。この効果は入
力数が増加するほど顕著な効果として表れる。

また、この回路によれば、ＰチャネルＭＯ８ＦＥＴのゲ
ート幅を小さくできるので、ＰチャネルＭＯ３ＦＥＴの
ドレイン接合容量の低減を図ることができると共に、そ
のゲート容量が前段の負荷とならない等の理由により、
立ち上がり時間のみならず、立ち下がり時間についても
短縮することができる。

同様に、第７図は従来のレシオレスのＮＡＮＤ回路、第
８図はレシオ回路によるＮＡＮＤ回路を夫々示す図であ
る。

第７図において、電源ＶＤＤと出力端との間には、ｎ個
のＰチャネルＭＯＳ　Ｆ　Ｅ　ＴＭＰ　３１．ＭＰ　３
２゜・・・、ＭＰ３．、が並列接続され、出力端と接地
との間には、ｎ個のＮチャネルＭＯ８ＦＥＴＭＮ２．、
ＭＮ２゜、・・・１ＭＮ２．、が直列接続されている。

一方、第８図の回路においては、上記ｎ個のＮチャネル
ＭＯＳ　Ｆ　Ｅ　ＴＭＮ２１９ＭＮ２２−　”’、　Ｍ
Ｎ２ｒｌの代わりに、ゲートが電源電圧ＶＤ＋）にバイ
アスされた負荷としてのＮチャネルＭ　ＯＳ　Ｆ　Ｅ　
Ｔ　Ｍ　Ｎ　２が接続されている。

このＮＡＮＤ回路においても、後者のレシオ回路の方が
直列接続されたＦＥＴが存在しない分だけ回路動作を高
速化することができる。

〔発明が解決しようとする課題］しかしながら、上述した従来のレシオ回路を使用した論
理回路では、前述したように通常のレシオレス回路に比
べて高速化が可能であるものの、電源・接地間を通じる
直流電流が流れるという欠点があるため、この種の回路
では、低電流化が重要な問題となる。特に負荷となるＦ
ＥＴのゲート・ソース間には、直接電源電圧が印加され
ているので、動作電源電圧範囲が広い場合、動作電源電
圧の下限値で目標とする動作速度を保証しなければなら
ないので、電源電圧が高い場合には、必要以上に大きな
電流が回路に流れてしまうという問題点があった。

本発明はかかる問題点に鑑みてなされたものであって、
電源電圧が高くなった場合でも、必要以上に大きな電流
が流れるのを防止することができ、高速性と低消費電力
化とを同時に図ることができる論理回路を提供すること
を目的とする。

［課題を解決するための手段］本発明に係る論理回路は、第１の電源と出力端との間に
接続された第１導電型の第１のＦＥＴからなる負荷と、
前記出力端と第２の電源との間に並列に接続され夫々の
ゲートに入力信号を入力する第２導電型の複数の第２の
ＦＥＴからなるドライバと、前記第１のＦＥＴのゲート
にゲートバイアス電圧を付与するバイアス回路とを有し
、前記バイアス回路は、そのバイアス出力端と前記第２
の電源との間に接続された抵抗と、前記バイアス出力端
と前記第１の電源との間に接続されゲートに前記抵抗に
よる帰還信号が入力された第１導電型の第３のＦＥＴと
を備え、前記第３のＦＥＴのしきい値及び前記抵抗の抵
抗値は、電源電圧として動作電源電圧範囲の下限値が与
えられたときに前記バイアス出力端の電圧が前記第１の
ＦＥＴのしきい値電圧と同等の電圧となる値に設定され
ていることを特徴とする。

［作用］本発明によれば、第１の電源と出力端との間に接続され
た負荷としての第１０ＦＥＴのゲートバイアス電圧が、
バイアス回路から与えられる。バイアス回路を構成する
第３のＦＥＴは、それに印加される電源電圧が変化して
、そのゲート・ソース間の電圧が変化すると、それに応
じてドレイン電流を変化させる。このため、第３のＦＥ
Ｔのゲートには、抵抗による帰還がかかり、第３のＦＥ
Ｔは、バイアス出力端が一定のバイアス電圧を維持する
ように作用する。

一方、バイアス回路を構成する第３のＦＥＴのしきい値
及び同じく抵抗の抵抗値は、電源電圧として動作電源電
圧範囲の下限値が与えられたときに前記バイアス出力端
の電圧が前記第１のＦＥＴのしきい値電圧と同等の電圧
となる値に設定されている。

このため、電源電圧が小さい場合でも十分高速動作が可
能で、また、電源電圧が大きくなった場合でも、第１の
ＦＥＴのゲートバイアス電圧の変動が少ないので、直流
電流が必要以上に増えるのを防止することができる。

［実施例コ以下、添付の図面に基づいて本発明の実施例に係る論理
回路について説明する。

第１図は本発明の第１の実施例に係るＣＭＯＳレシオＮ
ＯＲ回路の構成を示す回路図である。なお、第１図にお
いて第６図と同一物には同一符号を付し、重複した部分
の説明は省略する。

本実施例の回路が第８図に示した従来の回路と異なる点
は、新たにバイアス回路１が設けられ、電源ｖＤｎと出
力端との間に接続された負荷用のＰチャネルＭＯ８ＦＥ
ＴＭＰ、のゲート電圧が、上記バイアス回路１のバイア
ス出力端から与えられている点である。

バイアス回路１は、電源Ｖ。ｌ：ｌと接地との間に直列
に接続されたエンハンスメント型のＰチャネルＭＯ８Ｆ
ＥＴＭＰ２及び抵抗Ｒ＋から構成されている。Ｍ　ＯＳ
　Ｆ　Ｅ　Ｔ　Ｍ　Ｐ　２のゲートとドレイン−とは接
続されており、この接続点がバイアス出力端としてＭＯ
８ＦＥＴＭＰＩのゲートに接続されている。

ＭＯ８ＦＥＴＭＰ２は、そのしきい値が動作電源電圧範
囲の下限値にほぼ等しい値になるように設定されており
、また抵抗Ｒ１は、ＭＯ８ＦＥＴＭＰ２のゲートがその
しきい値にバイアスされたときの抵抗値（”　Ｖ　ｏｓ
／　Ｉ　ｏｓ　：　Ｖ　ｏｓはドレイン・ソース間電圧
、ＩＤｓはドレイン・ソース間電流）の１／２０００〜
１１５に設定されている。

このように設定されることにより、しきい値電圧近傍の
急峻なＩＤ１ｉｌＶＤＳ特性によって動作電源電圧の下
限では、このバイアス回路の出力は、はぼグランド電位
となり、第６図に示した従来例と同様の立ち上がり特性
を得ることができる。一方、電源電圧が大きい場合には
、バイアス回路１のバイアス出力電位Ａが上昇するので
、ＰチャネルＭＯ８ＦＥＴＭＰ、の電流値は必要以上に
大きくなることはなく、低電流化を図ることができる。

次に上記の作用・効果を動作電源電圧範囲が１．８〜３
．６ｖの場合について具体的に説明する。

１．８〜３．６ｖという動作電源電圧範囲は、現在、主
として３Ｖ系システムで使用されている。

この場合、動作電源電圧の下限が１．８Ｖであるから、
ＭＯ３ＦＥＴＭＰ２のしきい値電圧を−１，８Ｖに設定
する。この程度のしきい値電圧を持つＰチャネルＭＯ８
ＦＥＴは、現在の１〜２μｍルール・シリコンゲー）Ｃ
ＭＯ８集積回路プロセスにおいては、しきい値調整のた
めに行われるゲート部への一般的なイオン注入を行わな
いことにより得ることができる。

このようにして得られたＰチャネルＭＯＳ　Ｆ　ＥＴＭ
Ｐ２の電流特性の実測値を第２図に示す。この図は、横
軸にＶｔ　（＝ＭＯ８ＦＥＴＭＰ２　のしきい値電圧の
絶対値）によって表されたＭＯ８ＦＥＴＭＰ２のゲート
・ソース間電圧をとり、縦軸にＭＯ８ＦＥＴＭＰ２と同
じＰチャネルＭＯ３ＦＥＴのドレインがゲートに接続さ
れた状態でのソース争ドレイン間電流値（相対電流値）
をとって、電流特性を示したものである。なお、ここで
相対電流値とは、ＰチャネルＭＯ８ＦＥＴのソース・ド
レイン間電流を、ゲート拳ソース間電圧がしきい値電圧
となっているときのソース・ドレイン間電流で規格化し
て表したものである。但し、この縦軸は対数スケールで
表しである。周知のように、ソース量ドレイン間電流は
、ゲート−ソース間電圧がＶｔよりも低い領域ではゲー
ト・ソース間電圧に対して指数関数的な変化を示し、ゲ
ート・ソース間電圧が大きくなると２乗特性を示すよう
になる。

第３図は、第２図の特性に基づき、第１図のＭＯ３ＦＥ
ＴＭＰ２及び抵抗Ｒ１で構成されるバイアス回路１のバ
イアス出力Ａの電圧ＶＢＢの特性を、横軸にＶ　ＤＤ）
縦軸に（ＶＤＤ　　ＶＢＢ）をとり、ＭＯ３ＦＥＴＭＰ
２に対するＲ１の相対抵抗値をパラメータとして表した
ものである。ここでＭＯ８ＦＥ　Ｔ　Ｍ　Ｐ　２に対す
る抵抗Ｒ１の相対抵抗値とは、ＭＯ８ＦＥＴＭＰ２のゲ
ートとドレインとがそのしきい値にバイアスされたとき
の抵抗値Ｖｔ／Ｉ　Ｄｓ　（Ｉ　ａｓ　：ソース・ドレ
イン間電流）である。

また、ＶＤＤ−ＶＢＢは、ｎ入力ＮＯＲを構成する負荷
ＭＯ８ＦＥＴＭＰ、のゲートＯソース間電圧そのものを
表している。

この第３図から明らかなように、相対抵抗値を！／１８
１とすると、最低動作電圧の１．８Ｖでは、Ｖｏｏ−Ｖ
　ａｎ＝　１　、７９９　Ｖ　ｋ：　すり、ＭＯ８ＦＥ
　Ｔ　Ｍ　Ｐ　１のゲートを接地する第５図の従来例と
同様なゲート会ソース間電圧が得られ、ＭＯ８ＦＥＴＭ
Ｐ、の能力は従来回路と同様であり、速い立ち上がり速
度を得ることができる。

一方、ＶＤＤ＝　３　Ｖ　テハ、ＶＤＤ　　ＶＢＢ”９
２　、２８Ｖ、Ｖ、Ｄ＝３．６Ｖでは、Ｖｏｏ　　’／
’ＢＢ”９２．　４０Ｖとなり、電源電圧が高い場合で
もＭＯ８ＦＥＴＭＰ、に与えられるゲートバイアスが抑
制されるので、ＭＯ８Ｆ’ＥＴＭＰ、の必要以上の能力
向上が抑制され、低消費電流化を図ることができる。

ちなみに、ＭＯ３ＦＥＴＭＰ、のしきい値電圧を−０、
７Ｖ　％　ｎ入力ＮＯＲ回路のローレベルの出力電圧Ｓ
。をＯＶとして、ローレベル出力時における本実施例の
回路の低電流化効果を試算すると、電源電圧が３Ｖ時で
次のようになる。

（２，２８−０，７）　２／　（３，０−０，７）　”
→０．４７２また、電源電圧が３．６Ｖ時には、次のようになる。

（２，４−０，７）２／　（３，６−０，７）　２″：
０３４４以上の試算結果から明らかなように、前者については従
来の約１／２．１に、また後者については従来の約１／
２．９に、夫々低電流化される。

このような低電流化効果は、第３図から明らかなように
、ＶＤＤ＝３Ｖ時で抵抗Ｒ１の相対抵抗値１／２０００
程度まで見込まれる。また、抵抗Ｒ１の相対抵抗値を大
きくすれば、低電流化効果は、更に大きくなるが、動作
電源電圧範囲の下限の１．８Ｖ時のＶＤＤ−ＶＢＢが小
さくなるため、立ち上がり速度の低下に留意する必要が
ある。ちなみに、ＶＤＤ＝　１　、８　Ｖ（Ｄとき、Ｒ
ｒｃｖ相対抵抗値が１／１９でＶｏｏ　　ＶＢＢ”？　
１　、７３　Ｖ、　Ｒｔの相対抵抗Ｗが１／１０でＶ。

、−ＶＢＢ”＝＝１．６６Ｖである。

したがって、抵抗Ｒ１は、その相対抵抗値が１／２００
０〜１／１０となる抵抗値に設定されていることが望ま
しい。

次に本実施例において、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｍ　Ｐ
　２のしきい値を−１，８Ｖからずらした場合について
説明する。

しきい値を更に一方向へずらした場合には、第３図にお
ける各曲線をほぼＶＢｌ’１＝ＯＶの直線にほぼ平行に
右上方へ平行移動させることに相当する。

このとき、しきい値が動作電源電圧範囲の」―限より大
きい絶対値を持つと、電流低減効果は全くなくなるので
、この点に留意する必要がある。

一方、しきい値を子方向にずらした場合には、Ｒ１の相
対抵抗値が１／１８１の場合で、０．５Ｘ　（１，８Ｖ
−Ｖｔ）〜（１，８Ｖ−Ｖｔ）だけ１．８Ｖ時ノＶＤｏ
−ｖＢ１３ノ値が小さくなり、立ち上がり速度が低下し
てしまうので、この点に留意する必要がある。

第４図は本発明の第２の実施例に係るｎ入力ＣＭＯＳレ
シオＮＯＲ回路を示す回路図である。なお、この第４図
において、第１図及び第６図と同一物には同一符号を付
し、重複する部分の説明は省略する。

本実施例の回路が第１図に示した第１の実施例の回路と
異なる点は、バイアス回路の構成である。

本実施例におけるバイアス回路２は、電源ＶＤＤとバイ
アス出力端との間に接続されたエンハンスメント型Ｐチ
ャネルＭＯ８ＦＥＴＭＰ３と、上記バイアス出力端と接
地との間に接続された抵抗Ｒ２と、電源ＶＤＤとバイア
ス出力端との間に接続されてその分圧出力をＭＯ８ＦＥ
ＴＭＰ３のゲートに与える抵抗Ｒ３，Ｒ４からなる分圧
回路とから構成されている。即ち、この第２の実施例は
、ＭＯ８ＦＥＴＭＰ、のゲートがバイアス出力端に直接
接続されず、電源４ＶＤＤ〜バイアス電圧を分圧して与
えている点が第１の実施例と異なっている。なお、抵抗
Ｒ３の抵抗値＋抵抗Ｒ４の抵抗値は、抵抗Ｒ２の抵抗値
に対して十分に高（設定されている。この分圧比は、第
１図の実施例と同様に、ＶＤＤが動作電源電圧範囲の下
限値であるときに、はぼＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｍ　Ｐ
　３のしきい値と一致するように設定されている。

本実施例によれば、しきい値の絶対値が電源電圧範囲の
下限値にほぼ一致するように、大きいＰチャネルＭＯ８
ＦＥＴを使用しない場合でも、抵抗Ｒ，，Ｒ４で出力電
圧を分圧することによって、しきい値の絶対値が電源電
圧範囲の下限値よりも小さいＭＯ８ＦＥＴＭＰ４をしき
い値近傍にバイアスすることができる。但し、抵抗Ｒ３
，Ｒ４による分圧比分だけ帰還量が減少するので、第１
の実施例よりも電流低減効果が少なくなる点に留意する
必要がある。なお、しきい値の異なるＰチャネルＭＯ８
ＦＥＴでも、ゲート電圧をしきい値Ｖｔによって表せば
、第２図の特性とほぼ一致することになる。

なお、以上の各実施例では、ＰチャネルＭＯ８ＦＥＴを
負荷とするｎ入力ＮＯＲ回路について説明したが、Ｎチ
ャネルＭＯ８ＦＥＴを負荷とするｎ入力ＮＡＮＤゲート
にも本発明を適用可能であることは言うまでもない。

また、本発明は、ＣＭＯ８論理回路のみならず、窒化膜
ゲートを使用した他の相補型ＭＩＳＦＥＴを使用したレ
シオ論理回路にも適用可能である。

［発明の効果コ以上述べたように、本発明によれば、電源電圧として動
作電源電圧範囲の下限値が与えられたときに、負荷であ
る第１のＦＥＴのしきい値電圧と同等のバイアス電圧を
出力すると共に、そのバイアス電圧が電源電圧の変化に
よってもあまり変化しないバイアス回路を設け、このバ
イアス回路の出力を上記第１のＦＥＴのゲートに印加す
るようにしている。このため、電源電圧が小さい場合で
も十分高速動作が可能で、また、電源電圧が大きくなっ
た場合でも、第１のＦＥＴのゲートバイアス電圧の変動
が少ないので、直流電流が必要以上に増えるのを防止す
ることができ、高速及び低消費電力の論理回路を提供す
ることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るＣＭＯＳレシオＮ
ＯＲ回路の回路図、第２図はゲートとドレインとを接続
した際のＰチャネルＭＯ８ＦＥＴの電流特性を示すグラ
フ図、第３図は同実施例におけるバイアス回路の電源電
圧に対するバイアス電圧特性を示すグラフ図、第４図は
本発明の第２の実施例に係るＣＭＯＳレシオＮＯＲ回路
の回路図、第５図は従来のＣＭＯＳレシオレスＮＯＲ回
路の回路図、第６図は従来のＣＭＯＳレシオＮ。Ｒ回路の回路図、第７図は従来のＣＭＯＳレシオレスＮ
ＡＮＤ回路の回路図、第８図は従来のＣＭＯＳレジ芽Ｎ
ＡＮＤ回路の回路図である。１．２；バイアス回路、ＭＰ、、ＭＰ２゜ＭＰ＋　、Ｍ
Ｐ、、　〜ＭＰ、ｎ、ＭＰ、１〜ＭＰ３．ｌ；　Ｐチャ
ネルＭＯ８ＦＥＴ１ＭＮｔｔ　〜ＭＮＩｎ、ＭＮ２゜Ｍ
　Ｎ　２ｒ〜ＭＮ２□；ＮチャネルＭＯ８Ｆ’ＥＴ、Ｓ
。〜Ｓｎ　；入力信号、Ｓｏ　：出力信号、Ｒ１＋　Ｒ２
＋Ｒ３１Ｒ４；抵抗

Claims

【特許請求の範囲】

（１）第１の電源と出力端との間に接続された第１導電
型の第１のＦＥＴからなる負荷と、前記出力端と第２の
電源との間に並列に接続され夫々のゲートに入力信号を
入力する第２導電型の複数の第２のＦＥＴからなるドラ
イバと、前記第１のＦＥＴのゲートにゲートバイアス電
圧を付与するバイアス回路とを有し、前記バイアス回路
は、そのバイアス出力端と前記第２の電源との間に接続
された抵抗と、前記バイアス出力端と前記第１の電源と
の間に接続されゲートに前記抵抗による帰還信号が入力
された第１導電型の第３のＦＥＴとを備え、前記第３の
ＦＥＴのしきい値及び前記抵抗の抵抗値は、電源電圧と
して動作電源電圧範囲の下限値が与えられたときに前記
バイアス出力端の電圧が前記第１のＦＥＴのしきい値電
圧と同等の電圧となる値に設定されていることを特徴と
する論理回路。