JPH04100093A - Ｌｃｄ表示制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［ｉａ要〕 ＣＲＴタイミングのビデオ信号をＬＣＤに表示するＬＣ
Ｄ表示制御方式に関し、 ＣＲＴタイミングで入力されたビデオ信号を一旦メモリ
に格納し、ＣＲＴタイミングの垂直同期信号■の間の時
間内でＬＣＤを可及的に長く表示するように読み出して
駆動し、ＣＲＴと同時に表示するＬＣＤの表示品質を向
上させることを目的とし、 ＣＲＴタイミングで入力されたビデオ信号を、ＣＲＴタ
イミングの垂直同期信号■ａよび水平同期信号Ｈをもと
にＣＲＴに表示制御すると共に、ＣＲＴタイミングの垂
直同期信号Ｖの間の時間をライン数（あるいはライン数
−１）で分詞じ、これら分鰐した時間をライン方向の画
素数（あるいはライン方向の同時表示画素数）で分割し
た表示クロックを生成し、ＣＲＴタイミングで入力され
たビデオ信号をメモリに一旦格納した後、このメモリか
ら上記表示クロックに同期してｌＷＪ素（あるいは複数
画素）づつ順次読み出し、ＬＣＤを表示駆動するように
構成する。

〔産業上の利用分野〕

本発明は、ＣＲＴタイミングのビデオ信号をＬＣＤに表
示するＬＣＤ表示制御方式に関するものである。

〔従来の技術と発明が解決しようとする課題〕従来、Ｃ
ＲＴとＬＣＤ　（液晶）とを同時に並列に表示する場合
、ＣＲＴインタフェースをその狡ま用いてＬＣＤを表示
側？ＢＬでいた。このため、ＣＲＴの表示タイミングに
依存してしまい、第７図（イ）の斜線部に示す表示期間
の間巳かＬＣＤを表示駆動じなく、ＬＣＤの最適タイミ
ングで駆動できず、表示品質を高めることができないと
いう問題があった。具体的に説明すると、ＬＣＤは垂直
帰線時間が短い程、フリフカなどが減少して表示品質を
向上させることができる性質を持っでいる。また、水平
の表示時間が長い程、輝度を向上させることができる性
質を持っている。これらの性質のために、ＣＲＴの性質
から定めた従来のＣＲＴの表示タイミングでは、第７図
（ロ）垂直タイミングに示すように、垂直帰線期間が長
すぎ、しかも第７図（ハ）に示すように、水平同期信号
＊Ｈ８をそのままＬＣＤの＊ＬＯＡＤに使ったのでは水
平の表示タイミングが短かすぎ、ＬＣＤの表示品質を低
下させてしまうという問題があった。

本発明は、ＣＲＴタイミングで入力されたビデオ信号を
一旦メモリに格納し、ＣＲＴタイミングの垂直同期信号
Ｖの間の時間内でＬＣＤを可及的に長く表示するように
読み出しで駆動し、ＣＲＴと同時に表示するＬＣＤの表
示品質を向上させることを目的としている。

面同期信号■の間の時間を（画面全体のライン数／ＬＣ
Ｄ同時表示ライン数）で分割し、これら分割した時間を
ライン方向の画素数（あるいはライン方向の同時表示画
素数）で分割したクロックである。

メモリ２は、ＣＲＴタイミングで入力されたノリアルの
ビデオ信号を格納し、表示クロック１〜１．１−２をも
とに画素データを読み出し、タイミング変換を行うため
のメモリである。

〔課題を解決するための手段〕

第１区を参照して課題を解決するための手段を説明する
。

第１図において、表示クロック１−１は、ＣＲＴタイミ
ングの垂直同期信号Ｖの間の時間をライン数（あるいは
ライン数＋１）で分割し、これら分割した時間をライン
方向の画素数（あるいはライン方向の同時表示画素数）
で分割したクロックである。

表示クロック１−２は、ＣＲＴタイミングの垂〔作用〕 本発明は、第１図に示すように、ＣＲＴタイミングで入
力されたシリアルのビデオ信号をもとにＣＲＴ６を表示
駆動すると共に、このビデオ信号をメモリ２に一旦格納
した後、このメモリ２がら表示クロック１−１に同期し
て１画素（あるいは複数画素）づつ順次読み出し、ＬＣ
Ｄ３を表示駆動する。また、メモリ２から表示クロック
１−２に同期してＬＣＤ同時表示ライン数分について、
ｌＷＪ素（あるいは複数画素）づつ順次読み出し、ＬＣ
Ｄ３を複数ライン同時に表示駆動する。

従って、シリアルのビデオ信号をＣＲＴ６に表示すると
共に、メモリ２から表示クロック１−１．１−２をもと
に順次読み出してＬＣＤ３を表示駆動することにより、
ＣＲＴ表示すると共にＬＣＤ３の表示駆動時間を可及的
に長くして表示品質を向上させることが可能となる。

〔実施例〕

次に、第１図から第６図を用いて本発明の１実施例の構
成および動作を順次詳細に説明する。

第１図において、ＬＣＤ表示制御部（ＬＣＤ表示制御制
御ＳＩ）１は、ＣＲＴタイミングのビデオ信号を入力と
して、ＣＲＴタイミングの垂直同期信号Ｖの間の時間を
、最大限有効に使用してＬＣＤ３を表示制御するもので
あって、１−１ないし１−７などから構成されるもので
ある。

表示クロック１−１は、ＣＲＴタイミングの垂直同期信
号Ｖと次の垂直同期信号■との間の時間をライン数で分
割し、これら分割した時間をライン方向の画素数あるい
はライン方向に複数画素を同時表示するときは同時表示
画素数で分割した時間を持つクロックである。

表示クロック１−２は、ＣＲＴタイミングの垂直同期信
号Ｖと次の垂直同期信号Ｖとの間の時間を（画面表示ラ
イン数／ＬＣＤ同時表示ライン数）で分割し、これら分
割した時間をライン方向の画素数あるいはライン方向に
複数画素を同時表示するときは同時表示画素数で分割し
た時間を持つクロックであって、ＬＣＤ３の複数画面を
同時に表示するためのクロックである。

階調制御しＳＪｉ！５１Ｉ御部１−３は諧調制御ＬＳＩ
４を制御し、階調側（ｉｌＬｓＩ４は画データ（例えば
ＧＲＢ　Ｉの４ビツトの画データ）からｉａデータ（例
えば１画素１ドツトの階調データ）を生成するものであ
る。

表示データ生成部１−４は、ＣＲＴタイミングのビデオ
信号（例えばＲＧＢの１２ピントのビデオ信号）から表
示しようとする画データ（例えばＧＲＢ　Ｉの４ビツト
の画データ）を生成するものである。

バッファメモリ制御部１−５は、メモリ２を構成するＤ
ＰメモリＳＡＭ２　１およびＤＰメモリＲＡＭ２−２を
制御し、階調データの書き込みを制御したり、読み出し
を制御したりするものである。

表示データ組み換え制御部１−６は、メモリ２から読み
出した画素データについて、ＬＣＤ３上に上下１ライン
づつ表示するためのデータの組み換えなどを行うもので
ある（第５圓参照）。

ＬｃＩ）＠鍵信号生成部１−７は、ＬＣＤ３を表示駆動
する表示駆動信号を生成するものである。

メモリ２は、デュアルポートメモリ　（ＤＰ）であって
、シリアルの階調データを書き込むＤＰメモリＳＡＭ２
−１、およびこのＤＰメモリＳＡＭ２−１に格納した階
調データをブロック転送して格納すると共にこの格納し
たデータを並列にリード可能なりＰメモリＲＡＭ２−２
から構成されるものである。

ＬＣＤ３は、液晶である。

階調制御ＬＳＩ４は、画データ（例えばＧＢＲ■の４ビ
ツトの画データ）からシリアルの［１データ（例えば１
画素１ドツトの階調データ）を生成するものである。

ＣＲＴ表示制御部５は、ＣＲＴタイミングのビデオ信号
をもとに、ＣＲＴ６に画像を表示するものであって、Ｃ
ＲＴ制御部５−１などから構成されるものである。

第２図は、本発明の概念説明図を示す。

第２図（イ）は、分割説明図を示す。ここで、ＬＣＤ３
の画面はライン数ｎ×画素数ｍから構成されているとす
る。

第２図（ロ）は、垂直タイミングを示す。ここで、ＣＲ
Ｔタイミングの垂直同期信号＊Ｖと次の垂直同期信号＊
Ｖとの間の時間が１画面当たりの時間（期間）である。

従来のＣＲＴ表示は、図中のＣＲＴ−ＯＮが“１″のと
きのみ表示する。

方、本発明に係るＬＣＤ表示は、図中のＬＣＤ０Ｎが“
１”の時間（はぼ垂直同期信号＊Ｖから次の垂直同期信
号＊ｖ丈での時間）について表示を行い、従来のＣＲＴ
表示よりも長く表示し、帰線期間（表示しない期間）を
短くしている。

第２図（ハ）は、水平タイミングを示す。ここで、ＬＣ
Ｄ３を表示する水平タイミングは図甲の＊ＬＯＡＤによ
って行う。この１ｋＬＯＡＤは、第２図（ロ）ＬＣＤ−
ＯＮが１１”の時間（例えば表示領域＋１ライン（第２
図（イ）に示す（ＬＣＤ駆動数ｍ−１））で垂直同期信
号＊■Ｓから次の垂直同期信号＊■Ｓまでの時間を分割
し、これら分割した時開のうちから表示領域分のライン
の時間）について、ＬＣＤ３の画素をライン方向に順次
いわば連続してＬＣＤ表示駆動するようにしたものであ
る。藪だ、２画面駆動の場合（ＬＣＤ３の上端から中央
まで順次表示と、中央から下端まで順次表示とを同時並
行に行う画面駆動の場合）、＊ＬＯＡＤは、第２図（ロ
）ＬＣＤ〜ＯＮが”１°の時間として、表示領３ｊ３／
　２　＋　１ライン（第２図（イ）に示す（ＬＣＤ駆動
数ｍ／２−１））で垂直同期信号＊ｖＳから次の垂直同
期信号＊ｖＳまでの時間を分割し、これら分割した時間
のうちの先頭から表示領＠／２のラインの時間について
、ライン方向に順次ＬＣＤ表示駆動するようにしたもの
である。

以上のように、ＣＲＴタイミングの垂直同期信号傘Ｖか
ら次の垂直同期信号＊■までの時間について、ＬＣＤ３
の画面の表示開城のライン数をもとに分割し、可及的に
多くの時間をＬＣＤ表示駆動に劃り当てることにより、
従来のＣＲＴタイミングに依存して表示していた場合に
比し、垂直帰線期間を最小限ζこしてフリノカを少なく
することが可能となると共に、水平期間を最大としてＬ
ＣＤ３の輝度を向上させることが可能となる。以下第３
閏ないし第６回を用いて２個のデュアルポートメモリ　
（ＤＰメモリ）を使用したときの構成および動作を順次
具体的に説明する。

第３図は、本発明の動作波形図を示す。

第３図（イ）は、ＤＰメモリＳＡＭへのシリアルライト
の波形図を示す。これは、第１図シリアルの階調データ
をメモリ２であるＤＰメモリＳＡＭ２−１に書き込むと
きの波形を示す。

第３図（イ）において、 ＊Ｈ８はＣＲＴタイミングの水平同期信号、ＣＲＴ−Ｏ
ＮはＣＲＴタイミングの画データが有意な期間、 画データは第１図ＣＲＴ表示データ生成部１４から階調
側２ＢＬｓｒ４に送出する画データ（例えばＧＲＢ　Ｉ
の４ドツトの画データ）、階調データは第１図階調制御
ＬＳＩ４が画データを例えば１画素１ドツトのデータに
変換した後のデータ、 ＤＰメモリＳＡＭはシリアルの階調データを書き込む第
１図ＤＰメモリＳＡＭ２−１ である。

この第３図（イ）に示すように、ＣＲＴタイミングのＣ
ＲＴ−ＯＮの期間について、ＣＲＴタイミングのビデオ
信号（例えばＲＧＢ　］　２ピントのビデオ信号）から
第１図ＣＲＴ表示データ生成部１−４が画データ（例え
ばＧＲＢＩの４ドツトの画データ）を生成し、更にこの
画データから第１図階調制御ＬＳＩ４がシリアルの階調
データ（例えば１画素１ドツトの階調データ）を生成し
、ＤＰメモリＳＡＭ２〜１にシリアルに順次書き込む。

第３図（ロ）は、ＤＰメモリＳＡＭ２−１がらＤＰメモ
リＲＡＭ２　２へのブロック転送を示す。

こコテ、ＣＲＴ−ＯＮ　（第３図（イ）ＣＲＴ−ＯＮ）
の２ライン分の階調データをＤＰメモリＳＡＭ２−２に
図示のようにシリアルライトし、この２ライン分の階調
データをＤＰメモリＲＡ　Ｍ　２２にまとめてブロック
転送する　（第６区参照）、。

第３図（ハ）は、ＬＣＤリードサイクルを示す。

これは、ＣＲＴタイミングの垂直同期信号＊Ｖｓから次
の垂直同期信号＊ｖＳまでの１画面の期間のうち、ＣＲ
Ｔ６については従来の規格（例えばＮＴＳＣ）で定まっ
ている図示ＣＲＴ−〇Ｎの期間を用いて表示制御を行い
、一方、ＬＣＤ３については本発明によって第３図（イ
）、（ロ）によって２ライン分まとめてＤＳＰメモリＲ
ＡＭ２−２に書き込んだ階調データから、図示ＬＣＤ−
０Ｎの可及的に長い期間について順次リードしで表示制
御を行う。これにより、ＬＣＤ表示制江０場合は、表示
側ａＩ１期閣が長くなり、フリフカを少なくかつ輝度を
高くすることが可能となる。

第４図は、ＤＰメモリＳＡＭ２−１からＤＰメモリＲＡ
Ｍ２　２へのブロック転送波形図を示す。

ここで、ライトサイクルは、第１図ＤＰメモリＳＡＭ２
−１からＤＰメモリＲＡＭ２　２にフロ。

り転送するサイクルである。リードサイクルは、第１図
ＤＰメモリＲＡＭ２−２から画素データをパラレルにリ
ードするサイクルである。このリートした画素データは
、表示データ組み換え制御部１−６内の組み換え用の／
Ｎソファに２画面同時表示のために一旦格納するく第５
図参照）。尚、＊ＲＡＳ、＊ＣＡＳはＤＰメモリＲＡＭ
２−２を構成するダイナミックＲＡＭをアクセスするた
めのアドレス信号を２回に分けて供給するアドレス信号
である。ＴＲ／○Ｅはトランスファ／アウトプットイネ
ーブル信号である。＊ＷＥはライト信号である、＊ＳＥ
はンリアルイネーブル信号である。

ＷＴＲＥＱはライト転送リクエスト信号である。

第５図は、本発明の表示データ組み換え波形図を示す。

ここで、ＤＰメモリとして、後述する第６図２個の２５
６ＫＢのデュアルポートＲＡＭを用い、ＬＣＤ画面の上
端のラインから中央までと、中央のラインから下端まで
、２ラインを同時器＝表示し、かつ各ライン方向に４画
素単位に取り８してＬＣＤ３に同時表示する。このため
、画素デー先−１は１ライン目の第１画素ないし第４ｉ
！ｉｉ素を表し、１−５は１ライン目の第５画素なＬ’
Ｌ第８画素を表す。同様に、画素データ２４Ｌ１　は２
４１　ライン目の第１画素ないし第４画素を表し、２４
１−５　Ｌよ２４１　ライン目の第５画素ないし第８画
素を表す。

以下説明する。

（１）　　■のＲＥＡＤＥＮ　（リードイネーブル）に
よって、第６図２５６ＫＢデユアルポー）ＲＡＭから■
の１−１、■の１−５に示すように４ビツトの画素デー
タをそれぞれ読み出す。

（２）■のＩＩＢＭＤＬＴ　（リードデータラフチクロ
ック）によって、（１）で読み出した■の１−１、■の
１＝５の画データを、■の？１ＳＩＤ７〜４（メモリシ
フト１データ７〜４）の１−１および■のＭＳｌ［１３
〜０（メモ１ノシフ目データ３〜０）の１−５に示すよ
うＧこ、第１図表示データ組み換え制御部１−６の組み
換え用のバッファに格納する（前半の画データ１−１．
１５をバッファに格納する）。同様Ｃ二、後半の画テ゛
−タ２４１−１．２４１−５を次のサイクｌしで７１フ
フアに格納する（■の２４１４　、■の２４１−５のよ
うに年各納する）。

（３）ｏのｔｉＬＤＬＴ　（表示プーラフチクロック）
によって、図中斜線を施した表示データ、例えＬｆ■の
１−１、■の２４１−１をノ１′ソファ（ソフトレジス
タ）からラッチし、これを用いてＬＣＤ３の１−１　　
（１ライン目の第１画素から第３画素）　、２４１−１
　　（２４１ライン目の第１画素から第３画素）を同時
表示駆動する。同様に、次のステンブで、＠の１−５、
［相］の２４１−５をランチし、これを用１．ｚてＬＣ
Ｄ３の１−５（１ライン目の第５！ｊ素から第８画素）
、２４１−５　　（２４１ライン目の第４画素力）ら第
８画素）を同時表示駆動する。以下同様に同時表示駆動
する。

以上の表示データ組み換え制御によって、２個の２５６
ＫＢデユアルポ一トＲＡＭから順次リードした表示デー
タについて一旦バフフ１　（シフトレジスタ）に格納し
、これから表示データを取り出してＬＣＤ３の上端から
中央に向けてライン方向に、および中央から下端に向け
てライン方向に４画素単位に順次同時表示駆動すること
が可能となる。

第６図は、デュアルポートＲＡＭ例を示す。これは、既
述したように、２個の２５６ＫＢデユアルポ一トＲＡＭ
を用いた場合のものである。ここで、（１）第３図（ロ
）で説明した２ライン分のシリアルの階調データのうち
、図示のように、Ｆ＠調データ１−１．１−２　＋　１
−３．１−４を１個のＳＡＭに格納、および階調データ
１−５．１−６．１−７．１−８を他の１個のＳＡＭに
格納する。（２）これらＳＡＭに格納した２ライン分の
階調データについて、既述した第４図ライト転送によっ
て、全体をまとめてＲＡＭの図示１−１　、］−２、ｌ
−３＋　１−４および１−５．１−６．１−７．１−８
に示すように格納する。（３）ＲＡＭに格納した階調デ
ータから、既述した第５図■の１−１、■の１−５に示
すように、読みだして第１図表示データ組み換え制御部
１−６内の絃み換え用のハンファに格納する。そして、
第５図斜線を引いた部分の階調データ、例えばｌ−１，
２４１−１を読みだして表示データとし、ＬＣＤ３を同
時表示駆動する。これにより、ＬＣＤ３の上端から中央
に向けて、および中央から下端に向けてライン方向に４
ＷＪ素単位に同時表示することが可能となる。

〔発明の効果〕

以上説明したように、本発明によれば、ＣＲＴタイミン
グのビデオ信号をもとにＣＲＴを表示駆動すると共に、
このビデオ信号をメモリ２に一旦格納し、ＣＲＴタイミ
ングの垂直同期信号Ｖの間の時間から性成した表示クロ
ックをもとζ二メモリ２から順次読み出してＬＣＤ３を
表示駆動する構成を採用しているため、ＬＣＤ３の表示
駆動時間を可及的に長くして表示品質を向上させること
ができる。これにより、垂直帰ｖＡ期間が小さくなり、
フリフカを減少させることができると共に、水平期間を
大きくして水平方向のＬＣＤ表示駆動Ｍ闇を長くし、Ｌ
ＣＤの輝度を高めることができる。

【図面の簡単な説明】

第１図は本発明の１実施例構成図 第２図は本発明の概念説明図 第３図は本発明の動作波形図 第４図はＳＡＭ→ＲＡＭブロック転送波形図第５図は本
発明の表示データ組み換え波形図第６図はデュアルポー
トＲＡＭ例 第７図は従来技術の説明図 を示す。 図中、１：ＬＣＤ表示制御部 １−１．１−２：表示クロック １−４：表示データ性成部 １−５＝バックアメモリ制御部 １−６＝表示データ組み換え制御部 １−７：ＬＣＤ＊Ｊ御信号生成部 ２：メモリ ２−１：ＤＰメモリＳＡＭ ２−２：ＤＰメモリＲＡＭ ３：ＬＣＤ（液晶） ４：階調制御ＬＳＩ ５　：　ＣＲ７表示制御部 ６　：　ＣＲＴ 特許出願人　　株式会社ピーエフニー

Claims (2)

【特許請求の範囲】
1. （１）ＣＲＴタイミングのビデオ信号をＬＣＤに表示す
   るＬＣＤ表示制御方式において、 ＣＲＴタイミングで入力されたビデオ信号を、ＣＲＴタ
   イミングの垂直同期信号Ｖおよび水平同期信号Ｈをもと
   にＣＲＴ（６）に表示制御すると共に、ＣＲＴタイミン
   グの垂直同期信号Ｖの間の時間をライン数（あるいはラ
   イン数＋１）で分割し、これら分割した時間をライン方
   向の画素数（あるいはライン方向の同時表示画素数）で
   分割した表示クロック（１−１）を生成し、 ＣＲＴタイミングで入力されたビデオ信号をメモリ（２
   ）に一旦格納した後、このメモリ（２）から上記表示ク
   ロック（１−１）に同期して１画素（あるいは複数画素
   ）づつ順次読み出し、ＬＣＤ（３）を表示駆動するよう
   に構成したことを特徴とするＬＣＤ表示制御方式。
2. （２）ＣＲＴタイミングの垂直同期信号Ｖの間の時間を
   （画面全体のライン数／ＬＣＤ同時表示ライン数）で分
   割し、これら分割した時間をライン方向の画素数（ある
   いはライン方向の同時表示画素数）で分割した表示クロ
   ック（１−２）を生成し、上記メモ１（２）からこの表
   示クロック（１−２）に同期してＬＣＤ同時表示ライン
   数分について、１画素（あるいは複数画素）づつ順次読
   出し、ＬＣＤ（３）を複数ライン同時に表示駆動するよ
   うに構成したことを特徴とする請求項第（１）項記載の
   ＬＣＤ表示制御方式。