JPH04100152A - 並列ファジー制御装置 - Google Patents
並列ファジー制御装置Info
- Publication number
- JPH04100152A JPH04100152A JP2172454A JP17245490A JPH04100152A JP H04100152 A JPH04100152 A JP H04100152A JP 2172454 A JP2172454 A JP 2172454A JP 17245490 A JP17245490 A JP 17245490A JP H04100152 A JPH04100152 A JP H04100152A
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- JP
- Japan
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- membership function
- cpu
- rule
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はファジー推論を並列に実行して高速な制御を行
なうファジー制御装置に関する。
なうファジー制御装置に関する。
ファジー制御では第５図に示すようなファジールールで
制御規則が与えられる。ここで、ｘ、ｙは入力変数、２
は出力変数でる。出力変数はファジー集合の変数である
。また、Ａｔ、 Ａ２． Ｂｌ、 Ｂ２． Ｃ１，Ｃ２
はファジー値、すなわち、大きいとか小さいといったフ
ァジー集合の定数である。ファジー集合はそのメンバシ
ップ関数で表される。ｔｐの後が条件部、ＴＨ［！Ｎの
後が結論部である。それぞれ複数の条件節、結論節から
なる。ルール１はＸがＡ１かつｙがＢ１ならば２はＣ１
にせよという制御規則を表している。
制御規則が与えられる。ここで、ｘ、ｙは入力変数、２
は出力変数でる。出力変数はファジー集合の変数である
。また、Ａｔ、 Ａ２． Ｂｌ、 Ｂ２． Ｃ１，Ｃ２
はファジー値、すなわち、大きいとか小さいといったフ
ァジー集合の定数である。ファジー集合はそのメンバシ
ップ関数で表される。ｔｐの後が条件部、ＴＨ［！Ｎの
後が結論部である。それぞれ複数の条件節、結論節から
なる。ルール１はＸがＡ１かつｙがＢ１ならば２はＣ１
にせよという制御規則を表している。
入力変数が与えられると、それに各ルールを適応してフ
ァジー推論を行ない出力変数のメンバシップ関数が得ら
れる。第５図のルールを例にし、そのＭＡＸ−ＭＩＮ合
成による推論過程を第６図に示す。
ァジー推論を行ない出力変数のメンバシップ関数が得ら
れる。第５図のルールを例にし、そのＭＡＸ−ＭＩＮ合
成による推論過程を第６図に示す。
ファジー値のメンバシップ関数は横軸が定義域で、縦軸
が１に規格化された帰属度を表している。
が１に規格化された帰属度を表している。
まず、入力値ｘｏ、 ｙＯに対する各ルールの適合度を
求める。適合度には、このときの入力値に対するルール
条件節メンバシップ関数の値がとられ、条件節が複数あ
る時はその最小値がとられる。この例では適合度は、ル
ール１が０．５、ルール２が０．３となる。
求める。適合度には、このときの入力値に対するルール
条件節メンバシップ関数の値がとられ、条件節が複数あ
る時はその最小値がとられる。この例では適合度は、ル
ール１が０．５、ルール２が０．３となる。
次に、その適合度と結論節のメンバシップ関数とのＭＩ
Ｎがとられて、各ルールに対する出力変数のメンバシッ
プ関数が得られる。
Ｎがとられて、各ルールに対する出力変数のメンバシッ
プ関数が得られる。
そして、各ルールのメンバシップ関数相互のＭＡＸをと
ることにより、全ルールに対する最終的な出力変数のメ
ンバシップ関数が得られる。
ることにより、全ルールに対する最終的な出力変数のメ
ンバシップ関数が得られる。
最後に、この出力メンバシップ関数の重心位置ｚＯを求
めて、出力すべき操作量とする。
めて、出力すべき操作量とする。
以上に示したＭＡＸ−ＭＩＮ合成によるファジー推論の
フローチャートを第７図に示す。
フローチャートを第７図に示す。
まず最初に出力ファジー変数を全てクリアする。
次に、各ルールに対してその適合度の計算を行ない、そ
の値を使って出力変数のメンバシップ関数を計算する。
の値を使って出力変数のメンバシップ関数を計算する。
最後に出力変数のメンバシップ関数の重心を求める。
ここで、出力変数のメンバシップ関数計算ではＭＡＸ−
ＭＩＮ合成が行なわれる。
ＭＩＮ合成が行なわれる。
まず、結論ファジー値と適合度のＭＩＮをとったメンバ
シップ関数を求める。
シップ関数を求める。
そして、それまでのルールて計算した出力メンバシップ
関数とのＭＡＸをとり、新しい出力メンバシップ関数に
設定する。
関数とのＭＡＸをとり、新しい出力メンバシップ関数に
設定する。
メンバシップ関数は第８図に示すように、定義域に対す
る関数値の配列で表現される。この図では定義域を２５
６に、メンバシップ関数の帰属度を２５６に分割してい
る。ＭＡＸ−ＭＩＮ合成を行なう場合、この配列全体に
対して計算を行なわなければならない。この部分の詳し
いフローチャートを第９図に示す。この例では、配列の
インデックスをｉ、出力ファジー変数をＯＵＴ［ｉｌ、
結論ファジー値をＡ［ｉｌ 、適合度をＫとしている。
る関数値の配列で表現される。この図では定義域を２５
６に、メンバシップ関数の帰属度を２５６に分割してい
る。ＭＡＸ−ＭＩＮ合成を行なう場合、この配列全体に
対して計算を行なわなければならない。この部分の詳し
いフローチャートを第９図に示す。この例では、配列の
インデックスをｉ、出力ファジー変数をＯＵＴ［ｉｌ、
結論ファジー値をＡ［ｉｌ 、適合度をＫとしている。
この例から分るように、ＭＡＸ−ＭＩＮ合成を行なうに
は、メンバシップ関数の配列要素全てに対して、ＭＡＸ
とＭＩＮの演算を行なう必要がある。この結果、この部
分の処理がファジー推論の全計算処理の大半を占めるこ
とになる。特にメンバシップ関数の定義域を細か（分割
すると、配列のサイズが大きくなり、それに比例して計
算時間も増大する。
は、メンバシップ関数の配列要素全てに対して、ＭＡＸ
とＭＩＮの演算を行なう必要がある。この結果、この部
分の処理がファジー推論の全計算処理の大半を占めるこ
とになる。特にメンバシップ関数の定義域を細か（分割
すると、配列のサイズが大きくなり、それに比例して計
算時間も増大する。
従来のファジー制御装置には、以上で示したファジー推
論をソフトウェアで行なうものとハードウェアで行なう
ものがある。ソフトウェアで行なうものはプログラム性
に優れ複雑な処理を行なえるが、一般に推論速度が遅（
、高速なファジー制御には向いていない。また、ファジ
ー制御専用のＣＰＵを使用すれば、より高速な制御が可
能になるが、非常に高価なシステムとなる。専用のハー
ドウェアで行なうものは最も高速であるが、ルールの数
やルールの複雑さに制限があり、複雑なファジー制御を
行なうことが難しくなる。また、一般に非常に高価なシ
ステムになりがちである。
論をソフトウェアで行なうものとハードウェアで行なう
ものがある。ソフトウェアで行なうものはプログラム性
に優れ複雑な処理を行なえるが、一般に推論速度が遅（
、高速なファジー制御には向いていない。また、ファジ
ー制御専用のＣＰＵを使用すれば、より高速な制御が可
能になるが、非常に高価なシステムとなる。専用のハー
ドウェアで行なうものは最も高速であるが、ルールの数
やルールの複雑さに制限があり、複雑なファジー制御を
行なうことが難しくなる。また、一般に非常に高価なシ
ステムになりがちである。
高速なファジー制御を行なう場合、ファジー制御専用Ｃ
ＰＵや専用ハードウェアを使用すると非常に高価なシス
テムになる。逆に、安価な汎用ＣＰＵを利用したソフト
ウェアによるファジー制御は、プログラム性が高く複雑
な制御にも対応できるが、十分な高速性を得ることがで
きなかった。
ＰＵや専用ハードウェアを使用すると非常に高価なシス
テムになる。逆に、安価な汎用ＣＰＵを利用したソフト
ウェアによるファジー制御は、プログラム性が高く複雑
な制御にも対応できるが、十分な高速性を得ることがで
きなかった。
一方、特開昭６３−１１３７３５．特開昭６３−１１３
７３６はファジールールの集合をいくつかのグループに
分割して並列に処理する技術が提案されているが、処理
速度が向上するものではない。
７３６はファジールールの集合をいくつかのグループに
分割して並列に処理する技術が提案されているが、処理
速度が向上するものではない。
本発明は、安価な汎用ＣＰＵを多数使用し、並列処理に
よって高速かつプログラム性の高いファジー制御装置を
安価に提供するものである。
よって高速かつプログラム性の高いファジー制御装置を
安価に提供するものである。
先に示したように、ソフトウェアでファジー推論を行な
う場合、最も計算処理が必要な部分はＭＡＸ−ＭＩＮ合
成を行なって出力変数のメンバシップ関数と、その重心
を求める演算である。この部分の計算量はメンバシップ
関数の定義域の広さに比例している。本発明の特徴はこ
の定義域をＣＰＵの個数分に分割することにより、非常
に効率良く並列計算をさせることができるものである。
う場合、最も計算処理が必要な部分はＭＡＸ−ＭＩＮ合
成を行なって出力変数のメンバシップ関数と、その重心
を求める演算である。この部分の計算量はメンバシップ
関数の定義域の広さに比例している。本発明の特徴はこ
の定義域をＣＰＵの個数分に分割することにより、非常
に効率良く並列計算をさせることができるものである。
この様子を第１図に示す。この例では４個のＣＰｕに定
義域を分割して割り当てている。各ＣＰＵには出力変数
と結論ファジー値のメンバシップ関数の割り当てられた
定義域の部分だけが格納される。
義域を分割して割り当てている。各ＣＰＵには出力変数
と結論ファジー値のメンバシップ関数の割り当てられた
定義域の部分だけが格納される。
ＣＰＵ群は第２図に示すように、一つのメインＣＰＵと
多数のサブＣＰＵからなる。それぞれのＣＰＵはローカ
ルメモリを持ち、メインＣＰＵとサブ０２０間はメツセ
ージ通信、あるいは共有メモリ等によって互いに通信す
ることができる。
多数のサブＣＰＵからなる。それぞれのＣＰＵはローカ
ルメモリを持ち、メインＣＰＵとサブ０２０間はメツセ
ージ通信、あるいは共有メモリ等によって互いに通信す
ることができる。
メインＣＰＵとサブＣＰＵでの計算処理フローを第３図
に示す。メインＣＰＵはルール毎にその適合度を計算し
、サブＣＰＵへその値をブロードキャストする。サブＣ
ＰＵは適合度をメインＣＰｕから受けとり、受は持って
いるメンバシップ関数領域に関して、出力変数のメンバ
シップ関数を計算する。この部分の計算は第９図に示し
たＭＡＸ−ＭＩＮ合成のフローチャートと同一である。
に示す。メインＣＰＵはルール毎にその適合度を計算し
、サブＣＰＵへその値をブロードキャストする。サブＣ
ＰＵは適合度をメインＣＰｕから受けとり、受は持って
いるメンバシップ関数領域に関して、出力変数のメンバ
シップ関数を計算する。この部分の計算は第９図に示し
たＭＡＸ−ＭＩＮ合成のフローチャートと同一である。
以上の処理はルールの数だけ繰り返される。
サブＣＰＵは出力変数メンバシップ関数の計算が終ると
、その部分領域のモーメントと面積をメインＣＰＵへ返
す。メインＣＰＵは全サブＣＰＵから部分モーメントと
部分面積を受けとり出力変数の重心を計算する。この処
理は出力変数の数だけ繰り返される。ここで、サブＣＰ
Ｕ ｉで計算される出力変数２の部分モーメントＭｉ及
び、部分面積Ｓｔは、分割された定義域をＤｉ、その領
域の出力変数メンバシップ関数をμ１（ｚ）とすると、 Ｍｉ ＝ Σ μ１（ｚ） ｚ Ｄｉ Ｓｉ ＝ Σ μ１ｃｚ） Ｄｉ で与えられる。そして、出力変数ｚ（７）重心２０は、
Σ Ｓｉ で与えられる。
、その部分領域のモーメントと面積をメインＣＰＵへ返
す。メインＣＰＵは全サブＣＰＵから部分モーメントと
部分面積を受けとり出力変数の重心を計算する。この処
理は出力変数の数だけ繰り返される。ここで、サブＣＰ
Ｕ ｉで計算される出力変数２の部分モーメントＭｉ及
び、部分面積Ｓｔは、分割された定義域をＤｉ、その領
域の出力変数メンバシップ関数をμ１（ｚ）とすると、 Ｍｉ ＝ Σ μ１（ｚ） ｚ Ｄｉ Ｓｉ ＝ Σ μ１ｃｚ） Ｄｉ で与えられる。そして、出力変数ｚ（７）重心２０は、
Σ Ｓｉ で与えられる。
メインＣＰＵでの計算処理はルールの適合度を求めるこ
とと、分割されたモーメントから重心を計算することだ
けで、サブＣＰＵでの計算処理よりも十分小さい。その
ため、各サブＣＰＵがメインＣＰＵの処理待ちになって
、全体の処理速度が低下することはない。
とと、分割されたモーメントから重心を計算することだ
けで、サブＣＰＵでの計算処理よりも十分小さい。その
ため、各サブＣＰＵがメインＣＰＵの処理待ちになって
、全体の処理速度が低下することはない。
第３図のフローチャートで示したように、ファジー推論
において大半の処理時間を要する出力変数メンバシップ
関数の計算と重心計算をサブＣＰＵで並列に実行するこ
とができる。その結果、サブＣＰＵ０数に比例した推論
速度向上が得られる。さらに、メインＣＰＵとサブＣＰ
Ｕの処理は互いに重なって処理されるバイブライン処理
になっており、よりいっそう推論速度が向上する。
において大半の処理時間を要する出力変数メンバシップ
関数の計算と重心計算をサブＣＰＵで並列に実行するこ
とができる。その結果、サブＣＰＵ０数に比例した推論
速度向上が得られる。さらに、メインＣＰＵとサブＣＰ
Ｕの処理は互いに重なって処理されるバイブライン処理
になっており、よりいっそう推論速度が向上する。
また、メインＣＰＵからはルールの適合度だけがサブＣ
ＰＵへ渡され、分割された出力変数メンバシップ関数の
部分モーメントと面積だけが返される。
ＰＵへ渡され、分割された出力変数メンバシップ関数の
部分モーメントと面積だけが返される。
よって、ＣＰＵ間の通信が非常に少なく通信コストが処
理速度のネックになることがない。
理速度のネックになることがない。
ファジー制御を複数のＣＰＵで並列処理する場合、本発
明で示したメンバシップ関数の定義域による分割ではな
く、ルール単位で分割する方法が考えられる。
明で示したメンバシップ関数の定義域による分割ではな
く、ルール単位で分割する方法が考えられる。
しかし、各ＣＰＵで得られた出力変数メンバシップ関数
を合成する必要があるため、処理が複雑になり、かつ、
ＣＰＵ間の通信量が大きくなるという欠点があった。
を合成する必要があるため、処理が複雑になり、かつ、
ＣＰＵ間の通信量が大きくなるという欠点があった。
本発明ではこれらの欠点が解消され、効率的な並列処理
が可能になる。
が可能になる。
第４図に本発明の実施例として、一つのメインＣＰＵと
４つのサブＣＰＵからなる並列ファジー制御装置の構成
図を示す。メインＣＰＵには外部ローカルメモリと、外
部制御対象から観測値と操作量を入出力するためのＡ／
Ｄ変換器、およびＤ／Ａ変換器がバスで接続されている
。各サブＣＰｔＪは小量のローカルメモリを内部に持っ
ており、そこに、分割されたメンバシップ関数のデータ
と処理プログラムが格納される。各ＣＰＵは通信リンク
によって線形に接続され、メインＣＰＵからのデータは
サブＣＰＵを一つずつ伝わって、全サブＣＰＵヘブロー
ドキャストすることができる。同様に、サブＣＰＵから
のデータはメインＣＰＵへ伝えられる。それぞれのＣＰ
Ｕでの処理のフローチャートは第３図で示したものと同
一である。
４つのサブＣＰＵからなる並列ファジー制御装置の構成
図を示す。メインＣＰＵには外部ローカルメモリと、外
部制御対象から観測値と操作量を入出力するためのＡ／
Ｄ変換器、およびＤ／Ａ変換器がバスで接続されている
。各サブＣＰｔＪは小量のローカルメモリを内部に持っ
ており、そこに、分割されたメンバシップ関数のデータ
と処理プログラムが格納される。各ＣＰＵは通信リンク
によって線形に接続され、メインＣＰＵからのデータは
サブＣＰＵを一つずつ伝わって、全サブＣＰＵヘブロー
ドキャストすることができる。同様に、サブＣＰＵから
のデータはメインＣＰＵへ伝えられる。それぞれのＣＰ
Ｕでの処理のフローチャートは第３図で示したものと同
一である。
この構成では、サブＣＰＬＩは外部メモリのような付加
回路素子を必要としないため、構造が非常に単純になる
という利点がある。また、サブＣＰＵを新たに付加して
通信リンクで接続するだけで、推論速度を容易に向上さ
せることができる。
回路素子を必要としないため、構造が非常に単純になる
という利点がある。また、サブＣＰＵを新たに付加して
通信リンクで接続するだけで、推論速度を容易に向上さ
せることができる。
以上述べたように、各ＣＰＵヘメンバシップ関数の定義
域を分割して受は持たせ、出力メンバシップ関数とその
重心計算を並列に行なうことによって、非常に効率的な
並列処理が実現できる。そして、汎用のＣＰＵを利用で
きるので、安価に高速なファジー制御装置が実現できる
という効果がある。
域を分割して受は持たせ、出力メンバシップ関数とその
重心計算を並列に行なうことによって、非常に効率的な
並列処理が実現できる。そして、汎用のＣＰＵを利用で
きるので、安価に高速なファジー制御装置が実現できる
という効果がある。
さらに、ファジー制御のアルゴリズムはソフトウェアで
行なわれるため、複雑なファジー制御にも十分対応でき
るという利点がある。
行なわれるため、複雑なファジー制御にも十分対応でき
るという利点がある。
また、メンバシップ関数を分割して各ＣＰｕに割り当て
ているため、必要なデータ量が分割の個数に比例して減
少する。その結果、それを蓄えるローカルメモリが少な
（てすむという効果がある。
ているため、必要なデータ量が分割の個数に比例して減
少する。その結果、それを蓄えるローカルメモリが少な
（てすむという効果がある。
特に、内部ＲＡＭを持つＣＰＵを利用すると、必要なデ
ータやプログラムを全てそこに割り当てることができ、
メモリへのアクセス速度が早くなって、より高速な処理
が可能となる。さらに、外部メモリの必要がなくなるの
で、ファジー制御装置の構成が非常に簡単になるという
利点が得られる。
ータやプログラムを全てそこに割り当てることができ、
メモリへのアクセス速度が早くなって、より高速な処理
が可能となる。さらに、外部メモリの必要がなくなるの
で、ファジー制御装置の構成が非常に簡単になるという
利点が得られる。
第１図は出力変数メンバシップ関数の計算を複数のＣＰ
Ｕで分割した例を示す図、第２図は並列ファジー制御の
構成図、第３図は並列ファジー制御のフローチャート、
第４図は本発明を利用したファジー制御装置の実施例を
示す図、第５図はファジールールの例、第６図はＭＡＸ
−ＭＩＮ 合成によって出力変数のメンバシップ関数
を求める過程を示す図、第７図はファジー推論のフロー
チャート、第８図は従来のファジー値のデータ構造を示
す図、第９図はメンバシップ関数を計算するフローチャ
ートである。 特許出願人 株式会社 安用電製作作所館１侶 Σ ３ ぴ 僧２１ サフ・こＰｌ、／ 尤 牛 第７凶
Ｕで分割した例を示す図、第２図は並列ファジー制御の
構成図、第３図は並列ファジー制御のフローチャート、
第４図は本発明を利用したファジー制御装置の実施例を
示す図、第５図はファジールールの例、第６図はＭＡＸ
−ＭＩＮ 合成によって出力変数のメンバシップ関数
を求める過程を示す図、第７図はファジー推論のフロー
チャート、第８図は従来のファジー値のデータ構造を示
す図、第９図はメンバシップ関数を計算するフローチャ
ートである。 特許出願人 株式会社 安用電製作作所館１侶 Σ ３ ぴ 僧２１ サフ・こＰｌ、／ 尤 牛 第７凶
Claims (1)
- 【特許請求の範囲】 ＩＦ−ＴＨＢＮ形式のファジールールを持ち、そのル
ールが持つファジー値のメンバシップ関数をその定義域
に対する関数値のテーブルとして格納し、入力変数とフ
ァジー値のメンバシップ関数のＭＡＸ−ＭＩＮ合成から
出力変数のメンバシップ関数を求めるファジー推論制御
装置において、 ２個以上のＣＰＵを備え、そのＣＰＵの個数にファジー
メンバシップ関数の定義域を分割し、各ＣＰＵにその分
割された領域を割り当て、並列にファジー推論を行うこ
とを特徴とするファジー制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2172454A JPH04100152A (ja) | 1990-06-28 | 1990-06-28 | 並列ファジー制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2172454A JPH04100152A (ja) | 1990-06-28 | 1990-06-28 | 並列ファジー制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04100152A true JPH04100152A (ja) | 1992-04-02 |
Family
ID=15942291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2172454A Pending JPH04100152A (ja) | 1990-06-28 | 1990-06-28 | 並列ファジー制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04100152A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5392935A (en) * | 1992-10-06 | 1995-02-28 | Obayashi Corporation | Control system for cable crane |
-
1990
- 1990-06-28 JP JP2172454A patent/JPH04100152A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5392935A (en) * | 1992-10-06 | 1995-02-28 | Obayashi Corporation | Control system for cable crane |
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