JPH04100334A - 高速度信号多重化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は、例えば高速通信用集積回路や高速信号測定
器等に使用される高速度信号多重化装置に関する。

（従来の技術） この種の高速度信号多重化装置としては、従来、本願出
願人が開発したＴＧ３００４Ｇ、ＴＧ３００９Ｇ等の製
品がある。

第３図は、従来の高速度信号多重化装置を示すものであ
る。

シフトレジスタ部３１はＤフリップフロップ回路３２ｏ
　、３２１　３２２．３２ｓ　、およびこれらフリップ
フロップ回路３２ｏ　−３２１，３２２，３２、の各入
力端に設けられたアンド回路３３１３３２、オア回路３
３．によって構成されたセレクタ回路３４０．３４□　
３４２．３４３によフて構成されている。これらセレク
タ回路３４゜３４２．３４３は、入力端子り、　、Ｄ２
　、Ｄ、に供給されるデータと、前段のフリップフロッ
プ回路３２゜、３２．　３２゜の出力データを選択し、
セレクタ回路３４　ｏは、入力端子Ｄｓに供給されるデ
ータと入力端子り。に供給されるデータを選択するもの
である。

上記シフトレジスタ部３１は、ＣＫ端子に供給されるク
ロック信号に応じてラッチしたデータをシフトし、出力
端子Ｄ　ｏｕｔから出力するものであり、４回のシフト
動作で全てのデータが出力端子Ｄ　ｏｕｔから出力され
る。

ロード信号発生部３５は、第４図に示すごとく、クロッ
ク信号に応じて上記４回のシフト動作ごとに、前記セレ
クタ回路３４ｏ　−３４１，３４□、３４３を介して、
入力端子り。　Ｄ、　Ｄ２、Ｄ３に供給されるデータを
フリップフロップ回路３２、．３２．　３２□、３２．
に取込むためのロード信号を発生するものであり、１／
４分周回路によって構成されている。

すなわち、このロード信号発生部３５は、ＮＤフリップ
フロップ回路３６、Ｄフリップフロップ回路３７、これ
らフリップフロップ回路３６．３７の出力からロード信
号を生成するノア回路３８、およびアンド回路３９□　
　３９２、オア回路３９．によって構成されたセレクタ
回路４０＋：よって構成されている。

前記セレクタ回路４０は、セレクタ回路３４ｏ、３４１
　３４２．３４３の制御を外部同期方式あるいは内部同
期方式に切換えるものである。

すなわち、セレクタ回路４０は、ＩＮＨ端子に供給され
る信号に応じて、Ｄフリップフロップ回路３７の◇出力
端から出力される信号と、Ｓｌ端子に供給されるｌ／４
クロック信号とを選択し、ロード信号発生部３５は、外
部同期方式が選択された場合、Ｓ１端子に供給される１
／４クロック信号に応じてロード信号を生成する。また
、内部同期方式が選択された場合は、ＣＫ端子に供給さ
れるクロック信号を１／４分周してロード信号を生成す
る。

（発明が解決しようとする課題） ところで、上記従来の高速度信号多重化装置において、
セレクタ回路３４ｏ、３４１．３４２．３４、は、入力
データとは非同期に生成されるロード信号によって制御
されている。セレクタ回路３４ｏ　、３４＋　、３４２
．３４３の制御には、上述したように外部同期方式と内
部同期方式とがあるが、外部同期方式の場合、クロック
信号、１／４クロック信号、データの３つの信号の位相
制御を必要とするため、回路設計が難しく回路動作のマ
ージンを広くすることが困難なものである。

特に、ＧＨｚ帯域の高周波で動作する装置では、外部か
らの位相制御は信号の伝送系が分布定数回路となるとと
もに、位相制御の分解性能が［ｐｓ］オーダーとなるた
め、位相制御が非常に難しいものである。

また、上記内部同期方式の場合、タロツク信号からロー
ド信号を生成してセレクタ回路３４ｏ１３４１　３４２
．３４３を制御するため、クロック信号とデータの２つ
の信号の位相制御で済むものである。しかし、この場合
も回路全体の動作のマージンを考えた場合、データとロ
ード信号、シフトレジスタ部３１を動作するクロック信
号の計３つの信号の位相を制御しなければならないため
、回路設計が煩雑なものである。

このように、位相制御を装置内部の回路で行う場合にお
いても、位相調整が必要な信号を明確にして設計しなけ
れば、ＧＨｚ帯域の高周波帯でマージンある動作は望め
ないものである。

この発明は、上記従来の高速度信号多重化装置が有する
課題を解決するものであり、その目的とするところは、
高周波帯での回路装置の動作のマージンを広げることが
できるとともに、高周波回路装置としての性能を向上す
ることが可能な高速度信号多重化装置を提供しようとす
るものである。

［発明の構成］ （課題を解決するための手段） この発明は、上記課題を解決するため、１ビットのデー
タをラッチするｎ個のラッチ手段と、これらラッチ手段
それぞれに設けられ、ラッチしているデータとこれら各
ラッチ手段に供給されるデータとが相違した場合、入力
されたデータを対応するラッチ手段にラッチするラッチ
制御手段と、クロック信号に同期して前記ラッチ手段に
ラッチされたデータを順次読出す読出し信号を生成する
生成手段と、この読出し信号に応じて前記ラッチ手段に
ラッチされているデータを順次読出す読出し手段とを設
けている。

（作用） すなわち、この発明は、ラッチ制御手段によってラッチ
手段にラッチされているデータと、ラッチ手段に供給さ
れるデータとが相違しているか否かを判別し、これらデ
ータが相違している場合、供給されたデータを対応する
ラッチ手段にう・ソチしている。

さらに、生成手段によってクロック信号に同期して生成
された読出し信号に応じて、読出し手段によってラッチ
手段にラッチされたデータを順次読出している。

したがって、クロック信号とは非同期で変化したデータ
をラッチ手段に確実にう・ソチすることができ、このラ
ッチしたデータをクロ・ツク信号に同期して確実に読出
すことが可能であるため、データのラッチと読出しとの
タイミング調整が容易であり、高周波帯で動作する場合
においても、回路設計が容易で、回路の動作のマージン
を広くすることができるものである。

（実施例） 以下、この発明の一実施例について図面を参照して説明
する。

第１図において、この高速度信号多重化装置はラッチ部
１１とデータ選択部１２によって構成されている。

前記ラッチ部１１は、外部から４ビットのパラレルデー
タをラッチする回路である。このラッチ部１１は、４つ
のＤフリップフロップ回路１３０、Ｗ、　　　１３□、
１３．およびこらＤフリップフロップ回路１３ｏ　、１
Ｂ＋　、１３□、１３．にそれぞれ対応して設けられた
排他的論理和回路１４ｏ　、１４＋　、１４２　、’１
．４ｓによって構成されている。

すなわち、Ｄフリップフロップ回路１３０〜１３３の入
力端り。ＳＤ　ｒ　、Ｄ　２　、Ｄ　３はデータ入力端
子１５ｏ−１５＋　　１５□、１５３にそれぞれ接続さ
れるとともに、前記排他的論理和回路１４ｏ　、１４１
　　１．４２．１４３の一方入力端に接続されている。

また、Ｄフリップフロフグ回路１３ｏ〜１３．の出力端
Ｑｏ、、ＱＩ　Ｑ２、Ｑ３、はそれぞれ排他的論理和回
路１４０　１４１１４２．１４３の他方入力端に接続さ
れている。

これら排他的論理和回路１４　ｏ〜１４．の出力端は、
それぞれＤフリップフロップ回路１３０〜１３、のクロ
ック信号入力端ＣＫ、　　ＣＫ。

ＣＫ２、ＣＫ、に接続されている。

上記構成において、ラッチ部１１においては、排他的論
理和回路１４．〜１４３によって、各Ｄフリップフロラ
プ回路１．３ｏ〜１３．にラッチされているデータと、
入力端子１５ｏ〜１５．に供給されるデータとが比較さ
れ、これらデータが相違している場合、入力端子１５ｏ
〜１５３に供給されたデータが対応するＤフリップフロ
ラプ回路よってラッチされる。

入力端子１５ｏ〜１５．に供給されるデータは、第２図
（ａ）（ｉ）に示すごとく、４クロツク毎に更新される
が、このような構成とすることにより、従来のようにク
ロック信号を使用することなく、変化したデータを確実
にラッチすることができる。

一方、データ選択部１２は、ラッチ部１１のＤフリップ
フロフグ回路１３ｏ〜１３．にラッチされたデータを外
部から供給されるクロック信号に同期して順次取出す回
路である。

このデータ選択部１２は、第２図に（ｈ）で示すクロッ
ク信号を、同図（ｆ）（ｇ）に示すごと＜、１／４周期
に分周するＮＤフリップフロップ回路１６、Ｄフリップ
フロフジ回路１７、これらＮＤフリップフロップ回路１
６、Ｄフリップフロフジ回路１７によって１７４分周し
た信号から同図（ｂ）〜（ｅ）に示す読出し信号を生成
するインバータ回路１８．１９、シュミット特性を有す
るアンド回路２０ｏ　−２０＋　、２０□、２０３およ
びアンド回路２１゜、２１＋　　２１２．２１ｉ、オア
回路２２によって構成されている。

すなわち、ＮＤフリップフロップ回路１６、Ｄフリップ
フロップ回路１７のクロック信号入力端ＣＫｏ　、　Ｃ
Ｋ　１はクロック信号入力端子２３に接続されている。

ＮＤフリップフロップ回路１６の入力端り。はＤフリッ
プフロップ回路１７の出力端Ｑに接続されている。ＮＤ
フリップフロップ回路１６の出力端Ｑ。はＤフリップフ
ロップ回路１７の入力端Ｄ１に接続されるとともに、ア
ンド回路２０＋　　２０２の一方入力端に接続され、さ
らに、前記インバータ回路１８を介して、アンド回路２
０ｏ　−２０３の一方入力端に接続されている。

また、Ｄフリップフロップ回路１７の出力端Ｑ１は前記
アンド回路２０□、２０３の他方入力端に接続されると
ともに、前記インバータ回路１９を介して前記アンド回
路２０゜、２０１の他方入力端に接続されている。これ
らアンド回路２０、〜２０．の出力端はＤフリップフロ
ップ回路１３　ｏ　〜１３３の各出力端Ｑｏ−Ｑｓとと
もに、アンド回路２１゜、２１＋　−２１ｚ　、２１３
の各入力端に接続されている。これらアンド回路２１ｏ
〜２１．の各出力端は、オア回路２２の入力端に接続さ
れ、このオア回路２２の出力端は出力端子２４に接続さ
れている。

上記構成において、データ選択部１２では、クロック信
号入力端子２３に供給されるクロック信号ＣＫに応じて
、第２図（ｂ）〜（ｅ）に示す読出し信号が生成され、
これら読出し信号はアンド回路２１ｏ〜２１３に供給さ
れ、これらアンド回路２１ｏ〜２１５、オア回路２２を
介して、Ｄフリップフロップ回路１３゜〜１３．にラッ
チされているデータが出力端子２４に順次出力される。

上記実施例によれば、排他的論理和回路１４　。

〜１４．によって、各Ｄフリップフロップ回路１３ｏ〜
］３．にラッチされているデータと、入力端子１５　ｏ
　’＝　１５３に供給されるデータとが相違している場
合、入力端子１５゜〜１５．に供給されたデータを対応
するＤフリップフロップ回路にラッチしている。したが
って、従来のようにクロック信号を使用することな（、
変化したデータを確実にラッチすることができるため、
高周波帯での動作のマージンを向上することができ、動
作の信頼性を向上することが可能である。

また、ラッチ部１１は、従来のように４クロツクごとに
ラッチを行う必要がないため、無駄な動作をする必要が
なく、従来の１／４の速度でよい。

このため、回路設計が容易であり、しかも、消費電流を
従来に比べて低減することができるものである。

さらに、データ選択部１２はクロック信号に同期した読
出し信号を生成しさえすれば良いため、回路設計が容易
なものである。

なお、この発明は上記実施例に限定されるものではなく
、発明の要旨を変えない範囲において、種々変形実施可
能なことは勿論である。

［発明の効果］ 以上詳述したようにこの発明によれば、クロック信号と
は非同期で変化したデータをラッチ手段に確実にラッチ
することができ、このラッチしたデータをクロック信号
に同期して確実に読出すことが可能であるため、データ
のラッチと読出しとのタイミング調整が容易であり、高
周波帯で動作する場合においても、回路設計が容易で、
回路の動作のマージンを広くすることが可能な高速度信
号多重化装置を提供できる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路構成図、第２図
は第１図の動作を説明するために示す図、第３図は従来
の高速度信号多重化装置の一例を示す回路構成図、第４
図は第３図の動作を説明するために示す図である。 １１・・・ラッチ部、１２・・・データ選択回路、１３
ｏ〜１３３・・・Ｄフリップフロップ回路、１４　ｏ〜
１４．・・・排他的論理和回路、２３・・・クロック信
号入力端子、１６・・・ＮＤフリップフロップ回路、１
７・・・Ｄフリップフロップ回路、２０ｏ〜２０３．２
１０〜２１３・・・アンド回路、２２・・・オア回路。 出願人代理人　弁理士　鈴江武彦

Claims (1)

1. 【特許請求の範囲】 １ビットのデータをラッチするｎ個のラッチ手段と、 これらラッチ手段それぞれに設けられ、ラッチしている
   データとこれら各ラッチ手段に供給されるデータとが相
   違した場合、入力されたデータを対応するラッチ手段に
   ラッチするラッチ制御手段と、 クロック信号に同期して前記ラッチ手段にラッチされた
   データを順次読出す読出し信号を生成する生成手段と、 この読出し信号に応じて前記ラッチ手段にラッチされて
   いるデータを順次読出す読出し手段と、を具備したこと
   を特徴とする高速度信号多重化装置。