JPH0410105A

JPH0410105A - 制御装置

Info

Publication number: JPH0410105A
Application number: JP11402290A
Authority: JP
Inventors: Yoshitaka Tomioka; 富岡　精孝; Hideaki Tanaka; 秀明田中; Hajime Takakuwa; 高桑　肇
Original assignee: Omron Corp; Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1990-04-27
Filing date: 1990-04-27
Publication date: 1992-01-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は、予め設定されている入力フィルタのパルス
受付時間以上の時間幅のパルスを有する入力信号を受け
付けて、その入力信号のもとに所望の制御を行う装置に
係わり、特に入力信号の入力パルスのフィルタ受付時間
を少なくとも２種類以上に切り替え可能とする制御装置
に関する。

（従来の技術）従来の制御装置の入力フィルタの構成としては、次に示
す構成のものが用いられている。

すなわち、１）ソフトフィルタによるもの；ソフトフィ
ルタを用いてＣＰＵタイマの割込周期に合わせて定期的
に入力ポートをチエツクし、その入力信号の有無および
時間幅を判断する構成のもの。

２）ハードフィルタによるもの；制御装置の入力部に専
用のハードフィルタ（フィルタ回路）を別途骨は加え、
高速クロック等を用いて、入力信号をサンプリングする
ことにより、入力フィルタを構成としたものがある。

（発明が解決しようとする課題）しかしながら、このような従来の方法によれば、以下の
ような問題点がある。

１）ソフトフィルタによる場合ソフトフィルタを用いてＣＰＵタイマの割込周期に合わ
せて定期的に入力ポートをチエツクし、その入力信号の
有無および時間幅を判断するため、入力信号のパルスの
時間幅は、最低でもそのタイマの割込周期の時間以上が
必要であり、必然的に「入力フィルタ時間」かタイマの
割込周期以上になってしまい、これ以下の時間幅の短い
入力信号のパルスは受け付けられないことになる。

よって、高速フィルタをこの方法で実現することは困難
であり、高速フィルタと低速フィルタの切り替えが不可
能であった。

２）ハードフィルタによる場合制御装置の入力部に専用の７１−ドフィルタ（フィルタ
回路）を別途骨は加え、高速クロック等を用いて、入力
信号をサンプリングすることにより、入力フィルタを構
成するが、これとても高速クロックの周期以下の短い時
間幅の入力信号については検出不可能であり、なにより
もコスト高となっていた。

この発明は、上述した問題を解決するためになされたも
ので、その目的とするところは、入力信号を取り込む入
力ポートを制御手段（ＣＰＵ）の外部割込端子とし、時
間幅の短い入力信号（高速パルス）の受付を外部割込端
子で実行し、かつ、低速パルスを入力信号として受け付
けるソフトフィルタを設けることにより、高速パルスお
よび低速パルスの受付を可能にするとともに、装置自体
か安価に製作できる制御装置を提供するものである。

（課題を解決するための手段）上記目的を達成するため、この発明に係る制御装置は、
高速パルスの入力信号を取り込むために制御手段の外部
割込端子に設けられた入力ポートと、低速パルスを入力信号として受け付けるソフトフィルタ
回路と、上記高速パスルあるいは低速パルスの入力信号が入力さ
れると、入力されるパルスに応じて少なくとも上記入力
ポートおよびソフトフィルタ回路のいづれかに切り替え
を行う切替回路とを備えていることを特徴とする。

（作用）以上の構成よりなるこの発明装置によれば、高速パルス
受付用として制御手段の外部割込端子に設けられた入力
ポートと、低速パルス受付用のソフトフィルタと、上記
入力ポートとソフトフィルタとに入力される入力信号に
応じて切り替える切替回路を設け、高速パルスおよび低
速パルスの両信号を入力できる構成としたため、使い勝
手の向上が図られる上に、汎用性を有する制御装置を安
価に製作できる。

（実施例の説明）以下に、この発明装置の１実施例を図面に基づいて説明
する。

第１図は、この発明に係る制御装置が適用されるタイマ
の回路構成を示すブロック図である。

このタイマ１０は、制御用の各種入力が接続される入力
回路１２と、設定値やモードを設定するためのキースイ
ッチ回路１４と、ＬＣＤ駆動用クロック発生回路１８と
、システムクロック発生回路２０．ＬＣＤ基準電圧発生
回路２２．ＬＣＤ表示器２４．タイマおよびバッチ用の
出力回路２６゜電源回路２８．無通電時の動作補償用の
電池３０゜電断検出回路３２．処理回路１６等から構成
される。

上記処理回路１６は、ＲＯＭ３４．ＲＡＭ３６゜ＬＣＤ
ドライバ３８．外部割込端子４０ａを有するＣＰＵ４０
を備え、システムクロック発生回路２０で発生したクロ
ックを分周して得られた基本クロックを計数した値と、
キーシーケンスで設定されたプリセット値とか一致した
ときに出力回路２６からＯＵＴ出力信号を出力する。

第２図は、この発明装置が使用されるタイマ１０のパネ
ルを示す外観図である。

図に示すように、上記パネルには、ＬＣＤ表示器２４．
アップキー２００．デイスプレィキー２０２、パ“ブチ
キー２０４．モードキー２２０．リセットキー２０６が
配置されている。

プリセット値および各種動作モードを設定する場合は、
リセットキー２０６以外の上記各キーが用いられる。

また、ＬＣＤ表示器２４には、モード表示部２０８、通
電表示部２１２．制御出力表示部２１４゜タイマ値表示
部２１６．プリセット値表示部２１８等が配置されてい
る。

なお、プリセット値表示部２１８は、動作モードが設定
されている場合にその内容を表示する。

第３図及び第４図は、このタイマ１０の入力フィルタの
各動作を示すフローチャートである。

この発明が適用される入力端子には、リセット信号の入
力、シグナル信号の入力があるが、ここでは、シグナル
信号の入力の場合について説明する。

シグナル信号の入力の機能は、［タイマ動作（計時）を
スタートさせるＪことである。

このタイマ１０のシグナル信号の入力は、入力回路１２
を介してＣＰＵ４０の外部割込端子４０ａに入力される
ように接続されており、入力信号が印加されると、外部
割込みが起動される。

この外部割込処理は、第３図に示されているように、ま
ず既に設定されている「入力信号のフィルタ時間」をチ
エツクしくステップ３００）、設定値が「高速（例えは
、５００μｓ程度およびそれ以下）」なら、印加された
シグナル信号の入力を有効とし、タイマ動作（計時）を
スタートさせ（ステップ３０２）外部割込みを終了する
。

ステップ３００において、設定値が［低速（１２〜１６
ｍ５）Ｊなら、シグナル信号の入力ＯＮフラグをセット
しくステップ３０４）、外部割込みを終了する。

このようにして、設定値が上記「高速パルス」の場合も
高速パルスの入力フィルタを構成している。

また、上記１入力信号のフィルタ時間」は、各種動作モ
ード設定の内の一項目で、アップキー２００によって予
め上記「高速５００μｓ程度」または、「低速（１２〜
１６ｍ５）Ｊに設定されている。

次に、第４図に示されるタイマ割込の処理を説明する。

このタイマ割込処理により、低速パルスの入力フィルタ
を構成しており、このタイマ割込みは、タイマ１０本体
が通電中は１ｍｓ毎に起動され、４ｍｓ毎に」二足シグ
ナル信号の入力ＯＮフラグがセットされているかどうか
をチエツクしている（ステップ４０４）。

さらに詳しく述べると、このタイマ割込が起動されると
、毎回４ｍｓカウント用のカウンタを“１”インクリメ
ントしくステップ４１８）、この４　ｍ　ｓカウンタの
内容が“４”かどうかをチエツクする（ステップ４００
）。

この内容が“４”なら４ｍｓ経過と判断し、このとき、
この４ｍｓカウンタの内容をリセット（＝“０”）シ（
ステップ４００）、前記のようにシグナル信号の入力Ｏ
Ｎフラグがセットされているかをチエツクする（ステッ
プ４０４）。

また、そうでなければ、タイマ割込を終了する。

上記ステップ４０４において、シグナル信号の入力ＯＮ
フラグかセットされていなければ、やはり、タイマ割込
を終了する。

もし、セットされていれば、入力信号が印加された直後
であるので、この入力信号が継続して印加されているか
どうかをチエツクする（ステップ４０６）。

ステップ４０６において、上記入力信号が検出されなけ
れは（既に入力信号がＯＦＦしている）、印加された入
力信号の時間幅が、設定されている１入力フィルタ時間
」より短かったということで、この人ノｊを無効とする
ため、フィルタカウンタをリセットしくステップ４１４
）、シグナル信号の入力ＯＮＮフックリセットしくステ
ップ４１６）、タイマ割込を終了する。

上記ステップ４０６において、入力信号が検出されれは
（継続してＯＮしている）、フィルタカウンタを“１”
インクリメントしくステップ４０８）、このフィルタカ
ウンタの内容が“４”かどうかをチエツクする（ステッ
プ４１０）。

その内容が“４”なら、入力信号の時間幅（印加時間）
が、１６ｍ５以上と判断し、印加されたシグナル信号の
入力を有効とし、タイマ動作（計時）をスタートさせ（
ステップ４１２）、フィルタカウンタをリセットしくス
テップ４１４）、シグナル信号の入力ＯＮフラグをリセ
ットしくステップ４１６）、タイマ割込みを終了する。

以上、前述のタイマ割込処理を１ｍｓ毎に繰り返すこと
により、ソフトフィルタによる１６ｍ５のフィルタ時間
を持つ入力フィルタが構成されることになる。

この動作タイムチャートを第５図（イ）、（ロ）に示す
。

ここでは、フィルタ時間を１２〜１６ｍ５として説明し
たが、４ｍｓカウンタの判定値＝“４”（ステップ４０
０）および、フィルターカウンタの判定値＝“４”　（
ステップ４１０）を変更することにより任意のフィルタ
時間が設定可能である。

また、この実施例ではタイマの入力について述べたが、
その他の入力を有する制御機器についても適用されるこ
とは言うまでもない。

（発明の効果）以上説明してきた構成より明らかなように、この発明装
置によれば、高速パルス受付用として制御手段の外部割
込端子に設けられた入力ポートと、低速パルス受付用の
ソフトフィルタと、上記入力ポートとソフトフィルタと
を入力される入力信号に応じて切り替える切替回路とを
設け、高速パルスおよび低速パルスの両信号を入力でき
る構成にしたため、使い勝手の向上が図られる上に、汎
用性のある制御装置を安価に制作できる等の効果を有す
る。

【図面の簡単な説明】

第１図は、この発明に係る制御装置が適用されるタイマ
の回路構成を示すブロック図、第２図は第１図のタイマ
のパネルを示す外観図、第３図および第４図は、この発
明装置の動作を示すフローチャートで、第５図（イ）、
（ロ）はこの発明装置の「高速パルス」および「低速パ
ルス」入力時における各動作を示すタイムチャートであ
る。１０・・・タイマ１２・・・入力回路１４・・・キースイッチ回路１６・・・処理回路２０・・・システムクロック発生回路３４・・・ＲＯＭ３６・・・ＲＡＭ３８・・・ＬＣＤドライバ４０・・・ＣＰＵ４０ａ・・・外部割込端子第３図（外部割込み処理）シグナル入力ＯＮ

Claims

【特許請求の範囲】１、高速パルスの入力信号を取り込むために制御手段の
外部割込端子に設けられた入力ポートと、低速パルスを
入力信号として受け付けるソフトフィルタと、上記高速パルスあるいは低速パルスの入力信号が入力さ
れると、入力されるパルスに応じて少なくとも上記入力
ポートおよびソフトフィルタのいづれかに切り替えを行
う切替回路と、を備えていることを特徴とする制御装置。